JP2791622B2 - アクティブマトリクス回路およびその駆動方法 - Google Patents
アクティブマトリクス回路およびその駆動方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等に用い
られるアクティブマトリクス回路およびその駆動方法に
関する。
られるアクティブマトリクス回路およびその駆動方法に
関する。
【０００２】
【従来の技術】近年、液晶ディスプレー駆動のためのア
クティブマトリクスがさかんに研究され、また、実用化
されている。従来のアクティブマトリクス回路は、１つ
の画素について、１つの導電型の薄膜状の電界効果素子
（ＴＦＴ）が１つ設けられたもので、図３（Ａ）に示さ
れるような回路構成を取っていた。場合によっては、Ｔ
ＦＴは複数設けられることがあったが、それは主として
１つのＴＦＴに欠陥があった場合の補償用のものであっ
た。
クティブマトリクスがさかんに研究され、また、実用化
されている。従来のアクティブマトリクス回路は、１つ
の画素について、１つの導電型の薄膜状の電界効果素子
（ＴＦＴ）が１つ設けられたもので、図３（Ａ）に示さ
れるような回路構成を取っていた。場合によっては、Ｔ
ＦＴは複数設けられることがあったが、それは主として
１つのＴＦＴに欠陥があった場合の補償用のものであっ
た。
【０００３】しかし、よく知られているように、このよ
うな回路構成では、画素電位を安定させることが出来
ず、このような回路を液晶ディスプレーとして用いた場
合には画像にフリッカーが生じたりすることが多かっ
た。図３（Ａ）の回路で、問題となる電圧の不安定性の
要因は、２つあり、１つは画素電極からの自然放電によ
るものであり、もう１つは、ＴＦＴのゲイト電極と画素
電極との寄生容量によってゲイト信号が画素電位と容量
結合し、電圧が変動する現象（ΔＶ）であった。
うな回路構成では、画素電位を安定させることが出来
ず、このような回路を液晶ディスプレーとして用いた場
合には画像にフリッカーが生じたりすることが多かっ
た。図３（Ａ）の回路で、問題となる電圧の不安定性の
要因は、２つあり、１つは画素電極からの自然放電によ
るものであり、もう１つは、ＴＦＴのゲイト電極と画素
電極との寄生容量によってゲイト信号が画素電位と容量
結合し、電圧が変動する現象（ΔＶ）であった。
【０００４】図３（Ｂ）には、図３（Ａ）の回路によっ
て得られる画素Ｚn,m の典型的な信号の例を示してい
る。図中のΔＶが、ゲイト電極と画素電極の寄生容量に
よる電圧の変動である。ゲイトパルス（信号電圧）をＶ
G としたときには、 ΔＶ＝Ｃ’ＶG ／（ＣLC＋Ｃ’） で表される。ここで、Ｃ’は寄生容量、ＣLCは画素容量
である。また、ゲイトパルスが切られたのち、画素電位
はゆるやかに減少するが、これは、主としてＴＦＴを通
じて電流がリークするためである。
て得られる画素Ｚn,m の典型的な信号の例を示してい
る。図中のΔＶが、ゲイト電極と画素電極の寄生容量に
よる電圧の変動である。ゲイトパルス（信号電圧）をＶ
G としたときには、 ΔＶ＝Ｃ’ＶG ／（ＣLC＋Ｃ’） で表される。ここで、Ｃ’は寄生容量、ＣLCは画素容量
である。また、ゲイトパルスが切られたのち、画素電位
はゆるやかに減少するが、これは、主としてＴＦＴを通
じて電流がリークするためである。
【０００５】ΔＶを解決するためには、寄生容量を減ら
すことが理想的である。一方、自然放電を減らすために
は、画素容量以外に補助の容量を形成して、放電の時定
数を大きくする方法が取られてきた。
すことが理想的である。一方、自然放電を減らすために
は、画素容量以外に補助の容量を形成して、放電の時定
数を大きくする方法が取られてきた。
【０００６】しかし、現実にはさまざまな困難があり、
根本的な解決とはなっていない。これに対し、図４のよ
うに相補型のトランスファーゲイト回路（ＣＭＯＳトラ
ンスファーゲイト）を構成する方法が提案されている。
（特開昭６３−８２１７７、同６３−９６６３６、特開
平２−１７８６３２）。すなわち、このようなトランス
ファーゲイト型の回路では、１つには、１つの導電型の
ＴＦＴ回路に比べて、動作速度（すなわち、画素への電
流の供給力）が、ドレイン電圧に依存せず、一般に、１
つのＴＦＴの場合よりも高速であるという特徴を有す
る。
根本的な解決とはなっていない。これに対し、図４のよ
うに相補型のトランスファーゲイト回路（ＣＭＯＳトラ
ンスファーゲイト）を構成する方法が提案されている。
（特開昭６３−８２１７７、同６３−９６６３６、特開
平２−１７８６３２）。すなわち、このようなトランス
ファーゲイト型の回路では、１つには、１つの導電型の
ＴＦＴ回路に比べて、動作速度（すなわち、画素への電
流の供給力）が、ドレイン電圧に依存せず、一般に、１
つのＴＦＴの場合よりも高速であるという特徴を有す
る。
【０００７】のみならず、図３（Ａ）の回路と異なり、
ΔＶが、 ΔＶ＝（Ｃ1 −Ｃ2 ）ＶG ／（Ｃ1 ＋Ｃ2 ＋ＣLC） で表され、ＣＭＯＳにおいては、各ＴＦＴの寄生容量を
同じ程度に調整することが可能であるので、実質的にΔ
Ｖを０とすることができる。あるいは、ゲイト側の配線
Ｘn とＸn ’にわざと画素電極をオーバーラップさせて
も、その間の容量が同じであれば、ΔＶには全く影響し
ない。
ΔＶが、 ΔＶ＝（Ｃ1 −Ｃ2 ）ＶG ／（Ｃ1 ＋Ｃ2 ＋ＣLC） で表され、ＣＭＯＳにおいては、各ＴＦＴの寄生容量を
同じ程度に調整することが可能であるので、実質的にΔ
Ｖを０とすることができる。あるいは、ゲイト側の配線
Ｘn とＸn ’にわざと画素電極をオーバーラップさせて
も、その間の容量が同じであれば、ΔＶには全く影響し
ない。
【０００８】そこで、特開平２−１７８６３２に記述さ
れているように、ゲイト信号線ＸnとＸn ’に信号パル
スが印加されていないとき（すなわち電位が０である）
には、これにかぶせて形成された画素電極との間の容量
を補助容量として、画素電圧の自然放電の低下を抑止す
ることが提案されている。
れているように、ゲイト信号線ＸnとＸn ’に信号パル
スが印加されていないとき（すなわち電位が０である）
には、これにかぶせて形成された画素電極との間の容量
を補助容量として、画素電圧の自然放電の低下を抑止す
ることが提案されている。
【０００９】しかしながら、本方法は、まだ、完璧な方
法ではなかった。すなわち、上記の特許に記述されてい
る駆動方法は図２（Ｂ）に示すようなものであった。す
なわち、第ｎ行のゲイトパルスが終了してから、第（ｎ
＋１）行のゲイトパルスが印加されるという構成をとっ
ていた。そのため、いかにＣＭＯＳトランスファーゲイ
トが高速に動作するとはいっても、十分な時間が与えら
れなかった。特に、十分な高速動作が必要な場合（例え
ば、本発明人等の出願である特願平３−１４５５６６、
同３−１６３８７３、同３−１６９３０６に記述される
ようなデジタル階調方式）には、ＴＦＴは１００ｃｍ2
／Ｖｓ以上もの高い移動度が必要とされた。しかし、こ
のような高い移動度を得ることは難しく、また、ＴＦＴ
は十分に低いリーク電流（オフ電流）が要求された。一
般に、高い移動度と低いオフ電流は矛盾するものである
ので、移動度が１００ｃｍ2 ／ＶｓのＴＦＴのオフ電流
は、移動度が１０ｃｍ2 ／Ｖｓのものに比べて１０倍も
あった。さらに、低温作製や量産性を考慮した場合に
は、移動度は１０ｃｍ2 ／Ｖｓ程度が望まれた。
法ではなかった。すなわち、上記の特許に記述されてい
る駆動方法は図２（Ｂ）に示すようなものであった。す
なわち、第ｎ行のゲイトパルスが終了してから、第（ｎ
＋１）行のゲイトパルスが印加されるという構成をとっ
ていた。そのため、いかにＣＭＯＳトランスファーゲイ
トが高速に動作するとはいっても、十分な時間が与えら
れなかった。特に、十分な高速動作が必要な場合（例え
ば、本発明人等の出願である特願平３−１４５５６６、
同３−１６３８７３、同３−１６９３０６に記述される
ようなデジタル階調方式）には、ＴＦＴは１００ｃｍ2
／Ｖｓ以上もの高い移動度が必要とされた。しかし、こ
のような高い移動度を得ることは難しく、また、ＴＦＴ
は十分に低いリーク電流（オフ電流）が要求された。一
般に、高い移動度と低いオフ電流は矛盾するものである
ので、移動度が１００ｃｍ2 ／ＶｓのＴＦＴのオフ電流
は、移動度が１０ｃｍ2 ／Ｖｓのものに比べて１０倍も
あった。さらに、低温作製や量産性を考慮した場合に
は、移動度は１０ｃｍ2 ／Ｖｓ程度が望まれた。
【００１０】
【発明が解決しようとする課題】本発明は、このような
現実を鑑みてなされたものであり、ＣＭＯＳトランスフ
ァーゲイト型の回路の安定した動作を得るための駆動方
法およびそのためのマトリクス構造を提供する。
現実を鑑みてなされたものであり、ＣＭＯＳトランスフ
ァーゲイト型の回路の安定した動作を得るための駆動方
法およびそのためのマトリクス構造を提供する。
【００１１】
【問題を解決するための手段】この問題の解決するため
には、ゲイトパルスを長時間にわたって、印加すればよ
い。すなわち、電界移動度が１０ｃｍ2 ／Ｖｓであって
も、パルスの持続時間が１０倍あれば、電界移動度が１
００ｃｍ2 ／Ｖｓのものであっても同じだけの効果が得
られる。しかしながら、従来の方法（図２（Ｂ））で
は、１つのゲイト配線のパルスに割り当てられる時間は
制限されていた。例えば、Ｎ行のマトリクスで３０フレ
ーム／秒の表示をおこなう場合には、１つのゲイトパル
スの持続時間は、１／３０Ｎ〔秒〕であった。
には、ゲイトパルスを長時間にわたって、印加すればよ
い。すなわち、電界移動度が１０ｃｍ2 ／Ｖｓであって
も、パルスの持続時間が１０倍あれば、電界移動度が１
００ｃｍ2 ／Ｖｓのものであっても同じだけの効果が得
られる。しかしながら、従来の方法（図２（Ｂ））で
は、１つのゲイト配線のパルスに割り当てられる時間は
制限されていた。例えば、Ｎ行のマトリクスで３０フレ
ーム／秒の表示をおこなう場合には、１つのゲイトパル
スの持続時間は、１／３０Ｎ〔秒〕であった。
【００１２】この困難を解決するためには、ゲイトパル
スを重なり合うように印加してやればよい。その例を図
２（Ａ）に示す。すなわち、図４の回路において、隣合
う行のゲイトパルスを一部重なるように印加する。図２
（Ａ）では、第ｎ行に印加されたパルスがまだ、終了し
ていない段階で、次の第（ｎ＋１）行のパルスが印加さ
れる。この場合には、第ｎ行第ｍ列の画素Ｚn,m と同じ
信号が、第（ｎ＋１）行第ｍ列の画素Ｚn+1,m に印加さ
れるように思われるが、最終的な画素電位は、第（ｎ＋
１）行のパルスが切れる直前のドレイン電圧に決定さ
れ、ゲイトパルスが印加されている時間に比べれば、そ
の後の時間の方が圧倒的に長いので、視覚的には全く問
題はない。
スを重なり合うように印加してやればよい。その例を図
２（Ａ）に示す。すなわち、図４の回路において、隣合
う行のゲイトパルスを一部重なるように印加する。図２
（Ａ）では、第ｎ行に印加されたパルスがまだ、終了し
ていない段階で、次の第（ｎ＋１）行のパルスが印加さ
れる。この場合には、第ｎ行第ｍ列の画素Ｚn,m と同じ
信号が、第（ｎ＋１）行第ｍ列の画素Ｚn+1,m に印加さ
れるように思われるが、最終的な画素電位は、第（ｎ＋
１）行のパルスが切れる直前のドレイン電圧に決定さ
れ、ゲイトパルスが印加されている時間に比べれば、そ
の後の時間の方が圧倒的に長いので、視覚的には全く問
題はない。
【００１３】加えて、このようにゲイトパルスを他の行
と重ねて加えることによって、ＴＦＴを“余熱”してお
くことで、ＴＦＴの動作に余裕が出る。その様子は、図
２（Ｂ）に示される。図２（Ｂ）の画素Ｚn+1,m の電位
の表示において、実線は従来のパルス印加方法によるも
のであり、点鎖線は本発明の方法（上述、図２（Ａ）と
同じ）によるものを示している。
と重ねて加えることによって、ＴＦＴを“余熱”してお
くことで、ＴＦＴの動作に余裕が出る。その様子は、図
２（Ｂ）に示される。図２（Ｂ）の画素Ｚn+1,m の電位
の表示において、実線は従来のパルス印加方法によるも
のであり、点鎖線は本発明の方法（上述、図２（Ａ）と
同じ）によるものを示している。
【００１４】従来の方法では、ＴＦＴの駆動能力が不十
分であれば、画素に対する充電・放電の動作が不十分と
なる。これに対し、本発明では同じ性能のＴＦＴを用い
た場合にも充放電は十分におこなわれる。
分であれば、画素に対する充電・放電の動作が不十分と
なる。これに対し、本発明では同じ性能のＴＦＴを用い
た場合にも充放電は十分におこなわれる。
【００１５】しかしながら、このような動作をおこなう
場合には、図４のような回路を用いた場合には問題が生
じることもある。すなわち、上述のようにパルスが重な
るのであるから、図４において、信号線Ｘn ’に負のパ
ルスが印加されている間に、隣合う信号線Ｘn+1 に正の
パルスが印加されることとなり、両配線は距離が近いこ
ともあって、相互に影響を及ぼし合う。すなわち、信号
線Ｘn+1 のパルスによって、信号線Ｘn ’のＴＦＴ（Ｐ
チャネル）が誤動作するおそれがある。
場合には、図４のような回路を用いた場合には問題が生
じることもある。すなわち、上述のようにパルスが重な
るのであるから、図４において、信号線Ｘn ’に負のパ
ルスが印加されている間に、隣合う信号線Ｘn+1 に正の
パルスが印加されることとなり、両配線は距離が近いこ
ともあって、相互に影響を及ぼし合う。すなわち、信号
線Ｘn+1 のパルスによって、信号線Ｘn ’のＴＦＴ（Ｐ
チャネル）が誤動作するおそれがある。
【００１６】これを避けるためには図１に示すように、
隣合う信号線Ｘn ’と信号線Ｘn+1’には、同じ導電型
のＴＦＴを設けてやればよい。これによって、隣合うＴ
ＦＴの誤動作を防止することができる。
隣合う信号線Ｘn ’と信号線Ｘn+1’には、同じ導電型
のＴＦＴを設けてやればよい。これによって、隣合うＴ
ＦＴの誤動作を防止することができる。
【００１７】また、各行の２本の信号線は、独立に信号
源であるドライバーに接続されてもよいが、図１（Ａ）
に示すように、ドライバーからの１つの信号線のパルス
をインバータＰn 、Ｐn+1 によって反転させてもよい。
インバータとしては、図１（Ｂ）に示すようなＣＭＯＳ
型のＴＦＴのもの用いれば、作製プロセスを共用できる
上、性能もよい。
源であるドライバーに接続されてもよいが、図１（Ａ）
に示すように、ドライバーからの１つの信号線のパルス
をインバータＰn 、Ｐn+1 によって反転させてもよい。
インバータとしては、図１（Ｂ）に示すようなＣＭＯＳ
型のＴＦＴのもの用いれば、作製プロセスを共用できる
上、性能もよい。
【００１８】回路の単位画素の様子は、図５に示すよう
になる。いずれも、特開昭６３−８２１７７、同６３−
９６６３６、特開平２−１７８６３２に示されているも
のと同じである。図５（Ａ）は画素電極がゲイト側の信
号線とオーバーラップしない構成のものであり、図５
（Ｂ）は画素電極がゲイト側の信号線とオーバーラップ
し、画素本来の容量ＣLC以外に、補助容量Ｃa およびＣ
a ’を設けたものである。このときには、容量Ｃa およ
びＣa ’が異なると、ΔＶが生じるので、できりだけ同
じ値となるようにすべきである。以下に実施例を示す。
になる。いずれも、特開昭６３−８２１７７、同６３−
９６６３６、特開平２−１７８６３２に示されているも
のと同じである。図５（Ａ）は画素電極がゲイト側の信
号線とオーバーラップしない構成のものであり、図５
（Ｂ）は画素電極がゲイト側の信号線とオーバーラップ
し、画素本来の容量ＣLC以外に、補助容量Ｃa およびＣ
a ’を設けたものである。このときには、容量Ｃa およ
びＣa ’が異なると、ΔＶが生じるので、できりだけ同
じ値となるようにすべきである。以下に実施例を示す。
【００１９】
【実施例】図６に液晶ディスプレーパネルに本発明を実
施した例を示す。基板上に図６に示される回路を形成し
た。ＴＦＴの作製方法については、特願平３−１４５５
６６、同３−１６３８７３、同３−１６９３０６もしく
は同３−２３７１００、同３−２３８７１３に記述され
る技術を使用すればよい。
施した例を示す。基板上に図６に示される回路を形成し
た。ＴＦＴの作製方法については、特願平３−１４５５
６６、同３−１６３８７３、同３−１６９３０６もしく
は同３−２３７１００、同３−２３８７１３に記述され
る技術を使用すればよい。
【００２０】図ではパネルを中央で分断し、パネルの左
側に関しては、そのドライバー側から、第ｎ行の配線Ｘ
n とＸn ’および第（ｎ＋１）行の配線Ｘn+1 と
Ｘn+1 ’等の配線を形成した。そして、この配線の右側
の終端には、インバータ回路をＣＭＯＳのＴＦＴで形成
した。その電圧供給線は図示していないが、データ線に
平行に設けられている。入力すべき信号は図２（Ａ）に
示されるものと実質的に同じものを使用した。
側に関しては、そのドライバー側から、第ｎ行の配線Ｘ
n とＸn ’および第（ｎ＋１）行の配線Ｘn+1 と
Ｘn+1 ’等の配線を形成した。そして、この配線の右側
の終端には、インバータ回路をＣＭＯＳのＴＦＴで形成
した。その電圧供給線は図示していないが、データ線に
平行に設けられている。入力すべき信号は図２（Ａ）に
示されるものと実質的に同じものを使用した。
【００２１】このような回路構成を取ることによって、
もし、Ｘn とＸn ’、あるいはＸn+1 とＸn+1 ’等に断
線があったとしても、残りの信号線を通った信号がイン
バータによって反転され、他の素子を確実に駆動でき
る。
もし、Ｘn とＸn ’、あるいはＸn+1 とＸn+1 ’等に断
線があったとしても、残りの信号線を通った信号がイン
バータによって反転され、他の素子を確実に駆動でき
る。
【００２２】すなわち、Ｘn ’において、データ線Ｙm
とＹm+1 の間に断線があったとしよう。従来であれば、
Ｘn には信号が終端まで伝達されるので、Ｘn に接続し
たＮＴＦＴは全て駆動できる。しかしながら、Ｘn ’に
おいては、Ｙm+1 以降のＰＴＦＴは駆動できない。本発
明ではＮＴＦＴとＰＴＦＴのバランスのとれた動作によ
って安定した動作をおこなうのであるから、Ｙm+1 以降
の画素に関しては『片肺飛行』を余儀なくされ、表示の
品質が低下する。
とＹm+1 の間に断線があったとしよう。従来であれば、
Ｘn には信号が終端まで伝達されるので、Ｘn に接続し
たＮＴＦＴは全て駆動できる。しかしながら、Ｘn ’に
おいては、Ｙm+1 以降のＰＴＦＴは駆動できない。本発
明ではＮＴＦＴとＰＴＦＴのバランスのとれた動作によ
って安定した動作をおこなうのであるから、Ｙm+1 以降
の画素に関しては『片肺飛行』を余儀なくされ、表示の
品質が低下する。
【００２３】しかしながら、本実施例では例え、Ｘn ’
に断線があったとしても、Ｘn の終端に達した信号はイ
ンバータで反転してＸn ’を折り返し、Ｙm+1 以降のＰ
ＴＦＴを駆動する。
に断線があったとしても、Ｘn の終端に達した信号はイ
ンバータで反転してＸn ’を折り返し、Ｙm+1 以降のＰ
ＴＦＴを駆動する。
【００２４】本実施例において注意しなければならない
ことは、上記のような断線のある行における信号の伝達
では、回路長が伸びるので、信号の遅延が生じる。すな
わち、あまりにドライバーとＸn の終端の距離が大きい
と、特にドライバーに近い画素部分で断線がおこった場
合には顕著であるが、Ｙm のＰＴＦＴにゲイトパルスが
到達して、かなりの時間が経過してからＹm+1 のＰＴＦ
Ｔにパルスが到達する。なぜなら、Ｙm+1 は最も長い行
路の終端であるからである。この場合には、ＮＴＦＴの
駆動とＰＴＦＴの駆動にずれが生じることがある。した
がって、ゲイト線はあまり長くしないほうがよい。好ま
しくは、図６に示すようにパネルの中央で折り返して、
右側にも同じようなドライバーをアクティブマトリクス
を設けるべきである。
ことは、上記のような断線のある行における信号の伝達
では、回路長が伸びるので、信号の遅延が生じる。すな
わち、あまりにドライバーとＸn の終端の距離が大きい
と、特にドライバーに近い画素部分で断線がおこった場
合には顕著であるが、Ｙm のＰＴＦＴにゲイトパルスが
到達して、かなりの時間が経過してからＹm+1 のＰＴＦ
Ｔにパルスが到達する。なぜなら、Ｙm+1 は最も長い行
路の終端であるからである。この場合には、ＮＴＦＴの
駆動とＰＴＦＴの駆動にずれが生じることがある。した
がって、ゲイト線はあまり長くしないほうがよい。好ま
しくは、図６に示すようにパネルの中央で折り返して、
右側にも同じようなドライバーをアクティブマトリクス
を設けるべきである。
【００２５】なお、このような効果については、本発明
の駆動方法である図２（Ａ）だけでなく、従来の駆動方
法（図２（Ｂ））を使用した場合においても同じであ
る。
の駆動方法である図２（Ａ）だけでなく、従来の駆動方
法（図２（Ｂ））を使用した場合においても同じであ
る。
【００２６】
【発明の効果】以上のように、本発明によって、画素に
安定した電圧を供給できるアクティブマトリクスおよび
それに最適な駆動方法が得られた。本発明では、ＴＦＴ
に過大な負担をかけずに優れた特性を引き出すことがで
き、工業的に有益である。
安定した電圧を供給できるアクティブマトリクスおよび
それに最適な駆動方法が得られた。本発明では、ＴＦＴ
に過大な負担をかけずに優れた特性を引き出すことがで
き、工業的に有益である。
【００２７】以上の説明では、画像表示方法については
特に言及しなかったが、従来のような、データ線にアナ
ログ信号を入力するアナログ階調方式だけでなく、例え
ば、特願平３−１４５５６６、同３−１６３８７３、同
３−１６９３０６、同３−２０９８６９、同３−２０９
８７０に記述されるごとき、デジタル階調方式を採用し
てもよいことはいうまでもない。
特に言及しなかったが、従来のような、データ線にアナ
ログ信号を入力するアナログ階調方式だけでなく、例え
ば、特願平３−１４５５６６、同３−１６３８７３、同
３−１６９３０６、同３−２０９８６９、同３−２０９
８７０に記述されるごとき、デジタル階調方式を採用し
てもよいことはいうまでもない。
【００２８】さらに、ＴＦＴの種類に関しては、特に限
定されることがないことは明白であるが、本発明では、
例え上記のごときデジタル階調を実施せんとしても、従
来のような１００ｃｍ／Ｖｓ以上もの高移動度は要求さ
れず、むしろ量産性のよい１０〜６０ｃｍ／Ｖｓ程度の
移動度のものを使用すればよい。この範囲であれば、Ｔ
ＦＴの作製は６００℃程度の最高プロセス温度でよく、
いわゆるセミアモルファス状態のシリコンが使用でき
る。このセミアモルファスシリコンは、粒界が明確に存
在しない材料という点で、多結晶シリコンとは明確に区
別され、そのラマンスペクトルは５１７ｃｍ-1程度にブ
ロードなピークをもつ。これは、上述のように粒界が存
在しない代わりに、結晶内の歪みが存在するためと考え
られる。また、これでＴＦＴを作製した場合にはオフ電
流が著しく少ないことが特徴であり、液晶ディスプレー
の目的には最適である。
定されることがないことは明白であるが、本発明では、
例え上記のごときデジタル階調を実施せんとしても、従
来のような１００ｃｍ／Ｖｓ以上もの高移動度は要求さ
れず、むしろ量産性のよい１０〜６０ｃｍ／Ｖｓ程度の
移動度のものを使用すればよい。この範囲であれば、Ｔ
ＦＴの作製は６００℃程度の最高プロセス温度でよく、
いわゆるセミアモルファス状態のシリコンが使用でき
る。このセミアモルファスシリコンは、粒界が明確に存
在しない材料という点で、多結晶シリコンとは明確に区
別され、そのラマンスペクトルは５１７ｃｍ-1程度にブ
ロードなピークをもつ。これは、上述のように粒界が存
在しない代わりに、結晶内の歪みが存在するためと考え
られる。また、これでＴＦＴを作製した場合にはオフ電
流が著しく少ないことが特徴であり、液晶ディスプレー
の目的には最適である。
【００２９】さらに、ＰＭＯＳもＮＭＯＳも作製可能で
あり、その移動度の差がそれほど著しくないことも、本
発明のようなＣＭＯＳ駆動には適している。
あり、その移動度の差がそれほど著しくないことも、本
発明のようなＣＭＯＳ駆動には適している。
【図１】 本発明によるアクティブマトリクスの回路図
を示す。
を示す。
【図２】 本発明および従来法によるアクティブマトリ
クスの駆動方法を示す。
クスの駆動方法を示す。
【図３】 従来法のアクティブマトリクスの回路図およ
び駆動方法を示す。
び駆動方法を示す。
【図４】 従来法のアクティブマトリクスの回路図を示
す。
す。
【図５】 本発明によるアクティブマトリクスお単位素
子の構造を示す。
子の構造を示す。
【図６】 本発明によるアクティブマトリクスの回路図
を示す。
を示す。
Claims (4)
- 【請求項１】 Ｎ行Ｍ列のアクティブマトリクス回路に
おいて、 各行は２本の信号線を有し、各行の２本の信号線において、第１の信号線にゲイト電
極が接続されている電界効果素子の導電型と第２の信号
線にゲイト電極が接続されている電界効果素子の導電型
は互いに異なり、 第ｎ行の第２の信号線は、第ｎ行の第１の信号線と第
（ｎ＋１）行の第１の信号線にはさまれ、 かつ、第（ｎ＋１）行の第１の信号線は、第ｎ行の第２
の信号線と第（ｎ＋１）行の第２の信号線にはさまれて
おり、 前記第ｎ行の第１の信号線と第（ｎ＋１）行の第２の信
号線は、Ｎチャネル型またはＰチャネル型の電界効果素
子のゲイト電極に接続し、 前記第ｎ行の第２の信号線と第（ｎ＋１）行の第１の信
号線は、Ｐチャネル型またはＮチャネル型の電界効果素
子のゲイト電極に接続していることを特徴とするアクテ
ィブマトリクス回路。 - 【請求項２】 前記各行の２本の信号線において、第１
の信号線と第２の信号線はその終端でインバータ回路を
通して接続されていることを特徴とする請求項１記載の
アクティブマトリクス回路。 - 【請求項３】 Ｎ行Ｍ列のアクティブマトリクス回路に
おいて、 各行は２本の信号線を有し、各行の２本の信号線において、第１の信号線にゲイト電
極が接続されている電界効果素子の導電型と第２の信号
線にゲイト電極が接続されている電界効果素子の導電型
は互いに異なり、 第ｎ行の第２の信号線は、第ｎ行の第１の信号線と第
（ｎ＋１）行の第１の信号線にはさまれ、 かつ、第（ｎ＋１）行の第１の信号線は、第ｎ行の第２
の信号線と第（ｎ＋１）行の第２の信号線にはさまれて
おり、 前記第ｎ行の第１の信号線と第（ｎ＋１）行の第２の信
号線に印加される信号の極性は、前記第ｎ行の第２の信
号線と第（ｎ＋１）行の第１の信号線に印加される信号
の極性とは逆であることを特徴とするアクティブマトリ
クス回路の駆動方法。 - 【請求項４】 Ｎ行Ｍ列のアクティブマトリクス回路に
おいて、 各行は２本の信号線を有し、各行の２本の信号線において、第１の信号線にゲイト電
極が接続されている電界効果素子の導電型と第２の信号
線にゲイト電極が接続されている電界効果素子の導電型
は互いに異なり、 各信号線に印加される信号は極性が互いに逆であり、 かつ、第ｎ行に印加された信号パルスが継続している間
に、第（ｎ＋１）行に信号パルスが印加されることを特
徴とするアクティブマトリクス回路の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10220492A JP2791622B2 (ja) | 1992-03-27 | 1992-03-27 | アクティブマトリクス回路およびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10220492A JP2791622B2 (ja) | 1992-03-27 | 1992-03-27 | アクティブマトリクス回路およびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06160893A JPH06160893A (ja) | 1994-06-07 |
| JP2791622B2 true JP2791622B2 (ja) | 1998-08-27 |
Family
ID=14321140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10220492A Expired - Lifetime JP2791622B2 (ja) | 1992-03-27 | 1992-03-27 | アクティブマトリクス回路およびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2791622B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100462958B1 (ko) | 2000-02-02 | 2004-12-23 | 세이코 엡슨 가부시키가이샤 | 전기 광학 장치의 구동 회로, 전기 광학 장치 및 전자기기 |
| GB0318611D0 (en) * | 2003-08-08 | 2003-09-10 | Koninkl Philips Electronics Nv | Circuit for signal amplification and use of the same in active matrix devices |
| CN103278984A (zh) * | 2012-12-27 | 2013-09-04 | 上海天马微电子有限公司 | 一种薄膜晶体管阵列基板、显示面板及液晶显示器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172192A (ja) * | 1987-01-12 | 1988-07-15 | 富士通株式会社 | アクテイブマトリクス型液晶パネルの駆動方法 |
| JPH02178632A (ja) * | 1988-12-29 | 1990-07-11 | Sony Corp | 液晶表示装置 |
-
1992
- 1992-03-27 JP JP10220492A patent/JP2791622B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06160893A (ja) | 1994-06-07 |
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