JP2784406B2 - 半導体集積回路装置パッケ―ジ - Google Patents

半導体集積回路装置パッケ―ジ

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JP2784406B2
JP2784406B2 JP41326090A JP41326090A JP2784406B2 JP 2784406 B2 JP2784406 B2 JP 2784406B2 JP 41326090 A JP41326090 A JP 41326090A JP 41326090 A JP41326090 A JP 41326090A JP 2784406 B2 JP2784406 B2 JP 2784406B2
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祐記 今井
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路チップ
を収容している半導体集積回路装置パッケ―ジに関す
る。
【０００２】
【従来の技術】従来、図１６を伴って次に述べる半導体
集積回路装置パッケ―ジが提案されている。
【０００３】すなわち、導電性板２１と、その導電性板
２１上に配されている絶縁性枠板２２と、その絶縁性枠
板２２上に配されている他の絶縁性枠板２３とで形成さ
れている容器体２０と、その容器体２０を蓋する板状の
導電性蓋体２４とを有する。この場合、絶縁性枠板２３
は、絶縁性枠板２２に比し狭い幅を有している。
【０００４】そして、容器体２０内（容器体２０の導電
性板２１上の上方からみた絶縁性枠板２２内の位置）
に、半導体集積回路チップＭと、電源用容量チップＣＬ
及びＣＲとが配されている。
【０００５】この場合、半導体集積回路チップＭは、容
器体２０内の中央位置に配され、そして、その上面上
に、容器体２０のまわりの相対向する外部ＦＡ及びＦＢ
側において、信号用パッドＰＡ及びＰＢをそれぞれ有す
るとともに、容器体２０のまわりの、相対向する外部Ｆ
Ａ及びＦＢを結ぶ線と直交する線上における他の相対向
する外部ＦＬ及びＦＲ側において、電源用パッドＰＣＬ
及びＰＣＲをそれぞれ有する。
【０００６】また、電源用容量チップＣＬ及びＣＲは、
半導体集積回路チップＭの外部ＦＬ及びＦＲ側にそれぞ
れ配され、そして、それら上面上に、電源接続用パッド
ＰＬ及びＰＲをそれぞれ有し、また、下面上に、容器体
２０の導電性板２１に連結している電源接続用パッドＰ
Ｌ及びＰＲと対になる接地用パッド（図示せず）をそれ
ぞれ有している。
【０００７】一方、上述した絶縁性枠板２２は、その上
面上に、容器体２０内から、絶縁性枠板２３下を通り且
つ上述した外部ＦＡに向かってそれぞれ延長している信
号用配線層ＳＡ及びＳＢを形成しているとともに、容器
体２０内から、絶縁性枠板２３下を通り且つ上述した外
部ＦＬ及びＦＲに向かってそれぞれ延長している電源用
配線層ＥＬ及びＥＲを形成している。
【０００８】そして、半導体集積回路チップＭの信号用
パッドＰＡ及びＰＢが、信号用配線層ＳＡ及びＳＢに、
容器体２０内において、信号用接続線ＷＡ及びＷＢを用
いてそれぞれ連結され、また、電源用パッドＰＣＬ及び
ＰＣＲが、電源用容量チップＣＬ及びＣＲの電源接続用
パッドＰＬ及びＰＲに、容器体２０内において、電源用
接続線ＷＬ及びＷＲを用いてそれぞれ連結されている。
【０００９】また、電源用容量チップＣＬ及びＣＲの電
源接続用パッドＰＬ及びＰＲが、電源用配線層ＥＬ及び
ＥＲに、容器体２０内において、電源用接続線ＷＬ' 及
びＷＲ′を用いてそれぞれ連結されている。
【００１０】なお、信号用配線層ＳＡ及びＳＢには、そ
の外側遊端において、信号線路ＳＳＡ及びＳＳＢがそれ
ぞれ連結され、また、電源用配線層ＥＬ及びＥＲには、
その外側遊端において、電源線路ＥＥＬ及びＥＥＲがそ
れぞれ連結されている。
【００１１】以上が、従来提案されている半導体集積回
路装置パッケ―ジの構成である。
【００１２】このような構成を有する従来の半導体集積
回路装置パッケ―ジによれば、電源用配線層ＥＬ及びＥ
Ｒにそれぞれ正及び負の電源を電源線路ＥＥＬ及びＥＥ
Ｒを介して供給すれば、それが電源用接続線ＷＬ′及び
ＷＲ′、電源用容量チップＣＬ及びＣＲの電源接続用パ
ッドＰＬ及びＰＲ、電源用接続線ＷＬ及びＷＲを介し
て、半導体集積回路チップＭの電源用パッドＰＣＬ及び
ＰＣＲにそれぞれ与えられることによって、半導体集積
回路チップＭの内部回路が動作状態になる。
【００１３】このため、半導体集積回路チップＭが、内
部回路を増幅回路とし、信号用パッドＰＡ及びＰＢをそ
れぞれ入力用及び出力用としているとして、信号用配線
層ＳＡに信号線路ＳＳＡを介して信号を供給すれば、そ
の信号が信号用接続線ＷＡを介して半導体集積回路チッ
プＭの信号用パッドＰＡに供給され、そして、半導体集
積回路チップＭの内部回路で増幅され、その増幅された
信号が、半導体集積回路チップＭの信号用パッドＰＢか
ら、信号用接続線ＷＢ、信号用配線層ＳＢ、信号線路Ｓ
ＳＢを介して外部に出力される。
【００１４】また、この場合、半導体集積回路チップＭ
の電源用パッドＰＣＬ及びＰＣＲが、電源用接続線ＷＬ
及びＷＲをそれぞれ介して電源用容量チップＣＬ及びＣ
Ｒの電源接続用パッドＰＬ及びＰＲにそれぞれ接続され
ているので、容器体２０の導電性板２１を予め接地して
おくことによって、信号が高周波である場合、その高周
波信号が半導体集積回路チップＭの電源用パッドＰＣＬ
及びＰＣＲに生じても、それが、電源用容量チップＣＬ
及びＣＲ、及び導電性板２１を介して接地に流れ、よっ
て、増幅された信号を、半導体集積回路チップＭが容器
体２０の導電性板２１及び導電性蓋体２４によってシ―
ルドされていることと相俟って、安定に外部に出力させ
ることができる。
【００１５】
【発明が解決しようとする課題】しかしながら、図１６
に示す従来の半導体集積回路装置パッケ―ジの場合、半
導体集積回路チップＭが上述したように内部回路を増幅
回路としているとしても、信号が低周波域から高周波域
までの広い帯域に亘る場合、電源用配線層ＥＬと電源用
接続線ＷＬ′とによるインダクタンスと、電源用容量チ
ップＣＬ及びＣＲの容量とによる並列共振回路が構成さ
れているため、周波数−利得特性に、図１７に示すよう
に、比較的低い周波数域においてリップルを伴うおそれ
を有し、また、容器体２０が絶縁性枠板２２及び２３を
用いて構成され、そして、それらを空胴とする空胴共振
器が構成されているので、周波数−利得特性にリップル
が生じたり、ある場合は、発振が生じたりするおそれを
有していた。
【００１６】また、従来、図１６に示す従来の半導体集
積回路装置パッケ―ジの複数を、信号線路ＳＳＡ及びＳ
ＳＢによって縦続接続して用い、そして、この場合、各
半導体集積回路装置パッケ―ジの半導体集積回路チップ
Ｍが、内部回路を増幅回路としているとして、信号を、
高利得で増幅させる、ということも提案されている。
【００１７】しかしながら、この場合、相隣る半導体集
積回路装置パッケ―ジ間の信号線路による不整合反射に
よって、周波数−利得特性に、図１８に示すようなリッ
プルが生ずるおそれを有していた。
【００１８】よって、本発明は、上述した欠点のない、
新規な半導体集積回路装置パッケ―ジを提案せんとする
ものである。
【００１９】
【課題を解決するための手段】本願第１番目の発明によ
る半導体集積回路装置パッケ―ジは、（イ）凹所を形成
している導電性容器体と、（ロ）上記導電性容器体を蓋
する導電性蓋体とを有し、（ハ）上記導電性容器体に、
（ｉ）上記凹所内と上記導電性容器体のまわりの第１の
外部との間にそれら間の第１の壁部を横切って延長して
いる第１の信号用配線層用絶縁体と、上記凹所内と上記
導電性容器体のまわりの第２の外部との間にそれら間の
第２の壁部を横切って延長している第２の信号用配線層
用絶縁体とが設けられているとともに、（ii）上記凹所
内から上記導電性容器体の上記凹所のまわりの第３の壁
部内に延長している電源用配線層用絶縁体とが設けら
れ、（ニ）上記凹所内に、半導体集積回路チップと、電
源用容量チップとが配され、（ホ）上記半導体集積回路
チップは、その上面上に、（ｉ）上記第１及び第２の信
号用配線層用絶縁体側において、第１及び第２の信号用
パッドをそれぞれ有するとともに、（ii）上記電源用配
線層用絶縁体側において、電源用パッドを有し、（ヘ）
上記電源用容量チップは、その上面上に、電源接続用パ
ッドを有し、（ト）（ｉ）上記第１の信号用配線層用絶
縁体は、その上面上に、上記凹所内及び上記第１の外部
間に延長している第１の信号用配線層を形成し、（ii）
上記第２の信号用配線層用絶縁体は、その上面上に、上
記凹所内及び上記第２の外部間に延長している第２の信
号用配線層を形成し、（チ）上記電源用配線層用絶縁体
は、その上面上に、上記凹所内から上記第３の壁部内に
延長している電源用配線層を形成し且つその電源用配線
層に、上記凹所内において介挿されている電源用抵抗チ
ップを配し、（リ）（ｉ）上記半導体集積回路チップの
第１及び第２の信号用パッドが、上記第１及び第２の信
号用配線層に、上記凹所内において、第１及び第２の信
号用接続線を用いてそれぞれ連結され、（ii）上記半導
体集積回路チップの電源用パッドが、上記電源用容量チ
ップの電源接続用パッドに、上記凹所内において、第１
の電源用接続線を用いて連結され、(iii) 上記電源用容
量チップの電源接続用パッドが、上記電源用配線層の上
記凹所内の遊端部に、上記凹所内において、第２の電源
用接続線を用いて連結されている、という構成を有す
る。
【００２０】本願第２番目の発明による半導体集積回路
装置パッケ―ジは、（イ）順次配列されている複数ｎ個
の凹所Ａ1 、Ａ2 ………Ａn を形成している導電性容器
体と、（ロ）上記導電性容器体を蓋する導電性蓋体とを
有し、（ハ）上記導電性容器体に、（ｉ）上記凹所Ａ1
内と上記導電性容器体のまわりにおける外部ＦＡとの間
にそれら間の壁部Ｂa1を横切って延長している信号用配
線層用絶縁体Ｄa1と、上記凹所Ａ1 内と上記凹所Ａ2 内
との間にそれら間の壁部Ｂ12を横切って延長している他
の信号用配線層用絶縁体Ｄ12と、………上記凹所Ａn-1
内と上記凹所Ａn 内との間にそれら間の壁部Ｂ(n-1)nを
横切って延長している他の信号用配線層用絶縁体Ｄ
(n-1)nと、上記凹所Ａn 内と上記導電性容器体のまわり
の他の外部ＦＢとの間にそれら間の壁部Ｂnbを横切って
延長している他の信号用配線層用絶縁体Ｄnbとが設けら
れているとともに、(ii)上記凹所Ａ1 内から上記導電性
容器体の上記凹所Ａ1 のまわりの他の壁部Ｂ1 内に延長
している電源用配線層用絶縁体Ｄ1 と、上記凹所Ａ2 内
から上記導電性容器体の上記凹所Ａ2 のまわりの他の壁
部Ｂ2 内に延長している他の電源用配線層用絶縁体Ｄ2
と、………上記凹所Ａn内から上記導電性容器体の上記
凹所Ａn のまわりの他の壁部Ｂn 内に延長している他の
電源用配線層用絶縁体Ｄn とが設けられ、（ニ）（１）
上記凹所Ａ1 内に、半導体集積回路チップＭ1 と電源用
容量チップＣ1 とが配され、（２）上記凹所Ａ2 内に、
他の半導体集積回路チップＭ2 と他の電源用容量チップ
Ｃ2 とが配され、………（ｎ）上記凹所Ａn 内に、他の
半導体集積回路チップＭn と他の電源用容量チップＣn
とが配され、（ホ）（１）上記半導体集積回路チップＭ
1 は、その上面上に、（ｉ）上記信号用配線層用絶縁体
Ｄa1及びＤ12側において、第１及び第２の信号用パッド
Ｐ1a及びＰ1bをそれぞれ有し、（ii）上記電源用配線層
用絶縁体Ｄ1 側において、電源用パッドＰ1cを有し、
（２）上記半導体集積回路チップＭ2 は、その上面上
に、上記信号用配線層用絶縁体Ｄ12及びＤ23側におい
て、他の第１及び第２の信号用パッドＰ2a及びＰ2bをそ
れぞれ有し、（ii）上記電源用配線層用絶縁体Ｄ2 側に
おいて、他の電源用パッドＰ2cを有し、………（ｎ）上
記半導体集積回路チップＭn は、その上面上に、上記信
号用配線層用絶縁体Ｄ(n-1)n及びＤnb側において、他の
第１及び第２の信号用パッドＰna及びＰnbをそれぞれ有
し、(iii) 上記電源用配線層用絶縁体Ｄn 側において、
他の電源用パッドＰncを有し、（ヘ）上記電源用容量チ
ップＣ1 、Ｃ2 ………Ｃn は、それらの上面上に、電源
接続用パッドＰ1 、Ｐ2 ………Ｐn をそれぞれ有し、
（ト）（ａ１）上記信号用配線層用絶縁体Ｄa1は、その
上面上に、上記凹所Ａ1 内及び上記外部ＦＡ間に延長し
ている信号用配線層Ｓa1を形成し、（１２）上記信号用
配線層用絶縁体Ｄ12は、その上面上に、上記凹所Ａ1 内
及び上記凹所Ａ2 内間に延長している他の信号用配線層
Ｓ12を形成し、………（（ｎ−１）ｎ）上記信号用配線
層用絶縁体Ｄ(n-1)nは、その上面上に、上記凹所Ａ
(n-1) 内及び上記凹所Ａn 内間に延長している他の信号
用配線層Ｓ(n-1)nを形成し、（ｎｂ）上記信号用配線層
用絶縁体Ｄnbは、その上面上に、上記凹所Ａn 内及び上
記外部ＦＢ間に延長している他の信号用配線層Ｓnbを形
成し、（チ）（１）上記電源用配線層用絶縁体Ｄ1 は、
その上面上に、上記凹所Ａ1 内から上記壁部Ｂ1 内に延
長している電源用配線層Ｅ1 を形成し且つその電源用配
線層Ｅ1 に上記凹所Ａ1 内において介挿されている電源
用抵抗チップＲ1 を配し、（２）上記電源用配線層用絶
縁体Ｄ2 は、その上面上に、上記凹所Ａ2 内から上記壁
部Ｂ2 内に延長している他の電源用配線層Ｅ2 を形成し
且つその電源用配線層Ｅ2 に上記凹所Ａ2 内において介
挿されている他の電源用抵抗チップＲ2 を配し、………
（ｎ）上記電源用配線層用絶縁体Ｄn は、その上面上
に、上記凹所Ａn 内から上記壁部Ｂn 内に延長している
他の電源用配線層Ｅn を形成し且つその電源用配線層Ｅ
n に上記凹所Ａn 内において介挿されている他の電源用
抵抗チップＲn を配し、（リ）（１）（ｉ）上記半導体
集積回路チップＭ1 の第１及び第２の信号用パッドＰ1a
及びＰ1bが、上記信号用配線層Ｓa1及びＳ12に、上記凹
所Ａ1 内において、第１及び第２の信号用接続線Ｗ1a及
びＷ1bを用いてそれぞれ連結され、（ii）上記半導体集
積回路チップＭ1 の電源用パッドＰ1cが、上記電源用容
量チップＣ1 の電源接続用パッドＰ1 に、上記凹所Ａ1
内において、第１の電源用接続線Ｗ1 を用いて連結さ
れ、(iii) 上記電源用容量チップＣ1 の電源接続用パッ
ドＰ1 が、上記電源用配線層Ｅ1 の上記凹所Ａ1 内の遊
端部に、上記凹所Ａ1 内において、第２の電源用接続線
Ｗ1 ’を用いて連結され、（２）（ｉ）上記半導体集積
回路チップＭ2 の第１及び第２の信号用パッドＰ2a及び
Ｐ2bが、上記信号用配線層Ｓ12及びＳ23に、上記凹所Ａ
2 内において、他の第１及び第２の信号用接続線Ｗ2a及
びＷ2bを用いてそれぞれ連結され、（ii）上記半導体集
積回路チップＭ2 の電源用パッドＰ2cが、上記電源用容
量チップＣ2 の電源接続用パッドＰ2 に、上記凹所Ａ2
内において、他の第１の電源用接続線Ｗ2 を用いて連結
され、(iii) 上記電源用容量チップＣ2 の電源接続用パ
ッドＰ2 が、上記電源用配線層Ｅ2 の上記凹所Ａ2 内の
遊端部に、上記凹所Ａ2 内において、他の第２の電源用
接続線Ｗ2 ′を用いて連結され、………（ｎ）（ｉ）上
記半導体集積回路チップＭn の第１及び第２の信号用パ
ッドＰna及びＰnbが、上記信号用配線層Ｓ(n-1)n及びＳ
nbに、上記凹所Ａn 内において、他の第１及び第２の信
号用接続線Ｗna及びＷnbを用いてそれぞれ連結され、
（ii）上記半導体集積回路チップＭn の電源用パッドＰ
ncが、上記電源用容量チップＣn の電源接続用パッドＰ
n に、上記凹所Ａn 内において、他の第１の電源用接続
線Ｗn を用いて連結され、(iii) 上記電源用容量チップ
Ｃn の電源接続用パッドＰn が、上記電源用配線層Ｅn
の上記凹所Ａn 内の遊端部に、上記凹所Ａn 内におい
て、他の第２の電源用接続線Ｗn'を用いて連結されてい
る、という構成を有する。
【００２１】本願第３番目の発明による半導体集積回路
装置パッケ―ジは、（イ）互に平行に順次配列されてい
る複数ｍ本（ただし、ｍは３以上の整数）の直線的な凹
所配列線ｘ1 、ｘ2 、………ｘm のそれぞれ上に、順次
予定の間隔を保って配列されている複数ｎ個の凹所Ａ
1 、Ａ2 ………Ａn を形成している導電性容器体と、
（ロ）上記導電性容器体を蓋する導電性蓋体とを有し、
（ハ）上記導電性容器体に、上記凹所配列線ｘ1 、ｘ2
………ｘn のそれぞれ上に配列されている凹所Ａ1〜Ａn
に関し、（ｉ）上記凹所Ａ1 内と上記導電性容器体の
まわりにおける外部ＦＡとの間にそれら間の壁部Ｂa1を
横切って延長している信号用配線層用絶縁体Ｄa1と、上
記凹所Ａ1 内と上記凹所Ａ2 内との間にそれら間の壁部
Ｂ12を横切って延長している他の信号用配線層用絶縁体
Ｄ12と、………上記凹所Ａn-1 内と上記凹所Ａn 内との
間にそれら間の壁部Ｂ(n-1)nを横切って延長している他
の信号用配線層用絶縁体Ｄ(n-1)nと、上記凹所Ａn 内と
上記導電性容器体のまわりの他の外部ＦＢとの間にそれ
ら間の壁部Ｂnbを横切って延長している他の信号用配線
層用絶縁体Ｄnbとが設けられているとともに、(ii)上記
凹所Ａ1 内から上記導電性容器体の上記凹所Ａ1 のまわ
りの他の壁部Ｂ1 内に延長している電源用配線層用絶縁
体Ｄ1 と、上記凹所Ａ2 内から上記導電性容器体の上記
凹所Ａ2 のまわりの他の壁部Ｂ2 内に延長している電源
用配線層用絶縁体Ｄ2 と、………上記凹所Ａn 内から上
記導電性容器体の上記凹所Ａn まわりの他の壁部Ｂn 内
に延長している電源用配線層用絶縁体Ｄn とが設けら
れ、（ニ）上記凹所配列線ｘ1 、ｘ2、………ｘm のそ
れぞれ上に配列されている上記凹所Ａ1 〜Ａn に関し、
（１）上記凹所Ａ1 内に、半導体集積回路チップＭ1 と
電源用容量チップＣ1 とが配され、（２）上記凹所Ａ2
内に、他の半導体集積回路チップＭ2 と他の電源用容量
チップＣ2 とが配され、………（ｎ）上記凹所Ａn 内
に、他の半導体集積回路チップＭn と他の源用容量チッ
プＣn とが配され、（ホ）上記凹所配列線ｘ1 、ｘ2 …
……ｘn のそれぞれ上に配列されている上記凹所Ａ1 〜
Ａn 内にそれぞれ配されている上記半導体集積回路チッ
プＭ1 〜Ｍn に関し、（１）上記半導体集積回路チップ
Ｍ1 は、その上面上に、（ｉ）上記信号用配線層用絶縁
体Ｄa1及びＤ12側において、第１及び第２の信号用パッ
ドＰ1a及びＰ1bをそれぞれ有し、（ii）上記電源用配線
層用絶縁体Ｄ1 側において、電源用パッドＰ1cを有し、
（２）上記半導体集積回路チップＭ2 は、その上面上
に、上記信号用配線層用絶縁体Ｄ12及びＤ23側におい
て、他の第１及び第２の信号用パッドＰ2a及びＰ2bをそ
れぞれ有し、（ii）上記電源用配線層用絶縁体Ｄ2 側に
おいて、他の電源用パッドＰ2cを有し、………（ｎ）上
記半導体集積回路チップＭn は、その上面上に、上記信
号用配線層用絶縁体Ｄ(n-1)n及びＤnb側において、他の
第１及び第２の信号用パッドＰna及びＰnbをそれぞれ有
し、(iii) 上記電源用配線層用絶縁体Ｄn 側において、
他の電源用パッドＰncを有し、（ヘ）上記凹所配列線ｘ
1 、ｘ2 ………ｘn のそれぞれ上に配列されている上記
凹所Ａ1 〜Ａn 内にそれぞれ配されている電源用容量チ
ップＣ1 〜Ｃn に関し、上記電源用容量チップＣ1 、Ｃ
2 ………Ｃn は、それらの上面上に、電源接続用パッド
Ｐ1 、Ｐ2 ………Ｐn をそれぞれ有し、（ト）上記凹所
配列線ｘ1 、ｘ2 ………ｘn のそれぞれ上に配列されて
いる上記凹所Ａ1 〜Ａn 内に臨む信号用配線層用絶縁体
Ｄa1、Ｄ12、Ｄ23………Ｄnbに関し、（ａ１）上記信号
用配線層用絶縁体Ｄa1は、その上面上に、上記凹所Ａ1
内及び上記外部ＦＡ間に延長している信号用配線層Ｓa1
を形成し、（１２）上記信号用配線層用絶縁体Ｄ12は、
その上面上に、上記凹所Ａ1 内及び上記凹所Ａ2 内間に
延長している他の信号用配線層Ｓ12を形成し、………
（（ｎ−１）ｎ）上記信号用配線層用絶縁体Ｄ
(n-1)nは、その上面上に、上記凹所Ａ(n-1) 内及び上記
凹所Ａn 内間に延長している他の信号用配線層Ｓ(n-1)n
を形成し、（ｎｂ）上記信号用配線層用絶縁体Ｄnbは、
その上面上に、上記凹所Ａn 内及び上記外部ＦＢ間に延
長している他の信号用配線層Ｓnbを形成し、（チ）上記
凹所配列線ｘ1 〜ｘm のそれぞれ上に配列されている凹
所Ａ1 〜Ａn 内に臨む電源用配線層用絶縁体Ｄ1 、
Ｄ2 、Ｄ3 ………Ｄn に関し、（１）上記電源用配線層
用絶縁体Ｄ1 は、その上面上に、上記凹所Ａ1 内から上
記壁部Ｂ1 内 に延長している電源用配線層Ｅ1 を形成
し且つその電源用配線層Ｅ1 に上記凹所Ａ1 内において
介挿されている電源用抵抗チップＲ1 を配し、（２）上
記電源用配線層用絶縁体Ｄ2 は、その上面上に、上記凹
所Ａ2 内から上記壁部Ｂ2 内に延長している他の電源用
配線層Ｅ2 を形成し且つその電源用配線層Ｅ2 に上記凹
所Ａ2 内において介挿されている他の電源用抵抗チップ
Ｒ2 を配し、………（ｎ）上記電源用配線層用絶縁体Ｄ
n は、その上面上に、上記凹所Ａn 内から上記壁部Ｂn
との間に延長している他の電源用配線層Ｅn を形成し且
つその電源用配線層Ｅn に上記凹所Ａn 内において介挿
されている他の電源用抵抗チップＲn を配し、（リ）上
記凹所配列線ｘ1 、ｘ2 ………ｘm のそれぞれ上に配列
されている上記凹所Ａ1 〜Ａn内に配されている半導体
集積回路チップＭ1 〜Ｍn 及び電源用容量チップＣ1 〜
Ｃn に関し、（１）（ｉ）上記半導体集積回路チップＭ
1 の第１及び第２の信号用パッドＰ1a及びＰ1bが、上記
信号用配線層Ｓa1及びＳ12に、上記凹所Ａ1 内におい
て、第１及び第２の信号用接続線Ｗ1a及びＷ1bを用いて
それぞれ連結され、（ii）上記半導体集積回路チップＭ
1 の電源用パッドＰ1cが、上記電源用容量チップＣ1 の
電源接続用パッドＰ1 に、上記凹所Ａ1 内において、第
１の電源用接続線Ｗ1 を用いて連結され、(iii) 上記電
源用容量チップＣ1 の電源接続用パッドＰ1 が、上記電
源用配線層Ｅ1 の上記凹所Ａ1 内の遊端部に、上記凹所
Ａ1 内において、第２の電源用接続線Ｗ1 ’を用いて連
結され、（２）（ｉ）上記半導体集積回路チップＭ2 の
第１及び第２の信号用パッドＰ2a及びＰ2bが、上記信号
用配線層Ｓ12及びＳ23に、上記凹所Ａ2 内において、他
の第１及び第２の信号用接続線Ｗ2a及びＷ2bを用いてそ
れぞれ連結され、（ii）上記半導体集積回路チップＭ2
の電源用パッドＰ2cが、上記電源用容量チップＣ2 の電
源接続用パッドＰ2 に、上記凹所Ａ2 内において、他の
第１の電源用接続線Ｗ2 を用いて連結され、(iii) 上記
電源用容量チップＣ2 の電源接続用パッドＰＬ2 が、上
記電源用配線層Ｅ2 の上記凹所Ａ2 内の遊端部に、上記
凹所Ａ2 内において、他の第２の電源用接続線Ｗ2 ′を
用いて連結され、………（ｎ）（ｉ）上記半導体集積回
路チップＭn の第１及び第２の信号用パッドＰna及びＰ
nbが、上記信号用配線層Ｓ(n-1)n及びＳnbに、上記凹所
Ａn 内において、他の第１及び第２の信号用接続線Ｗna
及びＷnbを用いてそれぞれ連結され、（ii）上記半導体
集積回路チップＭn の電源用パッドＰncが、上記電源用
容量チップＣn の電源接続用パッドＰＣn に、上記凹所
Ａn 内において、他の第１の電源用接続線Ｗn を用いて
連結され、(iii) 上記電源用容量チップＣn の電源接続
用パッドＰn が、上記電源用配線層Ｅnの上記凹所Ａn
内の遊端部に、上記凹所Ａn 内において、他の第２の電
源用接続線Ｗn'を用いて連結されている、という構成を
有する。
【００２２】本願第４番目の発明による半導体集積回路
装置パッケ―ジは、本願第２番目の発明または本願第３
番目の発明による半導体集積回路装置パッケ―ジにおい
て、導電性容器体に、相隣る凹所間に他の凹所が形成さ
れ、上記相隣る凹所間の凹所内に、上記信号用配線層を
形成している信号用配線層用絶縁体が延長し、その信号
用配線層用絶縁体上の信号用配線層に、結合用容量チッ
プが介挿されている、という構成を有する。
【００２３】
【作用・効果】本願第１番目の発明による半導体集積回
路装置パッケ―ジによれば、図１６で前述した従来の半
導体集積回路装置パッケ―ジの場合と同様に、電源用配
線層に電源を供給すれば、図１６で前述した従来の半導
体集積回路装置パッケ―ジの場合と同様に、それが第２
の電源用接続線、電源用容量チップの電源接続用パッ
ド、第１の電源用接続線を介して、半導体集積回路チッ
プＭの電源用パッドに与えられることによって、図１６
で前述した従来の半導体集積回路装置パッケ―ジの場合
と同様に、半導体集積回路チップの内部回路が動作状態
になる。
【００２４】このため、図１６で前述した従来の半導体
集積回路装置パッケ―ジの場合と同様に、半導体集積回
路チップが、内部回路を増幅回路とし、第１及び第２の
信号用パッドをそれぞれ入力用及び出力用としていると
して、第１の信号用配線層に、図１６で前述した従来の
半導体集積回路装置パッケ―ジの場合と同様に、信号を
供給すれば、その信号が、図１６で前述した従来の半導
体集積回路装置パッケ―ジの場合と同様に、第１の信号
用接続線を介して半導体集積回路チップの第１の信号用
パッドに供給され、そして、半導体集積回路チップの内
部回路で増幅され、その増幅された信号が、半導体集積
回路チップの第２の信号用パッドから、第２の信号用接
続線、第２の信号用配線層を介して外部に出力される。
【００２５】また、この場合、半導体集積回路チップの
電源用パッドが、図１６で前述した従来の半導体集積回
路装置パッケ―ジの場合と同様に、第１の電源用接続線
を介して電源用容量チップの電源接続用パッドに接続さ
れているので、図１６で前述した従来の半導体集積回路
装置パッケ―ジの場合に準じて、電源用容量チップの下
面上に導電性容器体に連結している電源接続用パッドと
対になる接地用パッドが設けられているとし、また、導
電性容器体を予め接地しておくことによって、信号が高
周波である場合、その高周波信号が、図１６で前述した
従来の半導体集積回路装置パッケ―ジの場合と同様に、
半導体集積回路チップの電源用パッドに生じても、それ
が電源用容量チップ及び導電性容器体を介して接地に流
れ、よって、増幅された信号を、図１６で前述した従来
の半導体集積回路装置パッケ―ジの場合と同様に、半導
体集積回路チップが図１６で前述した従来の半導体集積
回路装置パッケ―ジの場合に準じてシ―ルドされている
ことと相俟って、安定に外部に出力させることができ
る。
【００２６】しかしながら、本願第１番目の発明による
半導体集積回路装置パッケ―ジの場合、第２の電源用接
続線に電源用抵抗チップが介挿され、それによって、電
源用配線層と第２の電源用接続線とによるインダクタと
電源用容量チップの容量とによる並列共振回路によって
ダンプされている構成を有するので、半導体集積回路チ
ップが上述したように内部回路を増幅回路としていると
して、信号が低周波域から高周波域までの広い帯域に亘
る場合でも、周波数−利得特性に、リップルが伴わない
か伴うとしても図１６で前述した従来の半導体集積回路
装置パッケ―ジに比し十分小さな値でしか伴わないよう
にすることができ、また、導電性容器体が、図１６で前
述した従来の半導体集積回路装置パッケ―ジのように絶
縁枠板を用いて構成されていないので、導電性容器体の
第１及び第２の壁部第１及び第２の信号用配線層用絶縁
体を有し且つ第３の壁部に電源用配線層用絶縁体を有し
ているとしても、図１６で前述した従来の半導体集積回
路装置パッケ―ジのような空胴共振器を構成させないよ
うにすることができるので、発振が生じたりしないよう
にすることができる。
【００２７】本願第２番目の発明による半導体集積回路
装置パッケ―ジによれば、本願第１番目の発明による半
導体集積回路装置パッケ―ジの場合に準じて、複数の半
導体集積回路チップＭ1 〜Ｍn が、内部回路を増幅回路
としているとき、詳細説明は省略するが、本願第１番目
の発明による半導体集積回路装置パッケ―ジの半導体集
積回路チップＭn 個が半導体集積回路チップＭ1 、Ｍ2
………Ｍn として縦続接続されている構成を有するの
で、半導体集積回路チップＭ1 、Ｍ2 ………Ｍnのそれ
ぞれにおいて、本願第１番目の発明による半導体集積回
路装置パッケ―ジの場合に準じた作用効果を呈する態様
で、信号用配線層Ｓa1に供給される信号がｎ段増幅され
て信号用配線層Ｓ3bに出力される。
【００２８】そして、この場合、半導体集積回路チップ
Ｍ1 及びＭ2 、Ｍ2 及びＭ3 、………Ｍ(n-1) 及びＭn
が、導電性容器体１の壁部Ｂ12、Ｂ23、………Ｂ(n-1)n
をそれぞれ横切って延長している信号用配線層Ｓ12、Ｓ
23、………Ｓ(n-1)nによって信号的にそれぞれ結合され
ているので、図１６で前述した従来の半導体集積回路装
置パッケ―ジの場合のような不整合反射を生じないよう
にすることができ、よって、周波数―利得特性に、図１
６で前述した従来の半導体集積回路装置パッケ―ジの場
合に比し低いリップルしか伴わせないようにすることが
できる。
【００２９】本願第３番目の発明による半導体集積回路
装置パッケ―ジによれば、詳細説明は省略するが、複数
ｍ本の凹所配列線ｘ1 、ｘ2 ………ｘm のそれぞれ上の
構成において、本願第２番目の発明による半導体集積回
路装置パッケ―ジの場合と同様の作用効果が得られるこ
とは明らかである。
【００３０】本願第４番目の発明による半導体集積回路
装置パッケ―ジによれば、本願第２番目の発明または本
願第３番目の発明による半導体集積回路装置パッケ―ジ
と同様の作用効果が得られるとともに、半導体集積回路
チップＭ1 及びＭ2 間、Ｍ2及びＭ3 、………Ｍ(n-1)
及びＭn 間が、結合用容量チップＣ12、Ｃ23、………Ｃ
(n-1)nによって、それぞれ直流阻止されるので、それら
結合用容量チップＣ12、Ｃ23、………Ｃ(n-1)nがそれぞ
れの凹所Ａ12、Ａ23、………Ａ(n-1)n内に配されている
ことと相俟って、本願第２番目の発明または本願第３番
目の発明による半導体集積回路装置パッケ―ジの場合に
比しより安定な動作が得られる。
【００３１】
【実施例１】次に、図１〜図７を伴って、本発明による
半導体集積回路装置パッケ―ジの第１の実施例を述べよ
う。
【００３２】図１〜図７において、図１６との対応部分
には同一符号を付して示す。
【００３３】図１〜図７に示す本発明による半導体集積
回路装置パッケ―ジの第１の実施例は、次に述べる構成
を有する。
【００３４】すなわち、凹所Ａを有する導電性容器体１
と、その導電性容器体１を蓋する導電性蓋体２４とを有
する。
【００３５】そして、導電性容器体１に、凹所Ａ内と導
電性容器体１のまわりの外部ＦＡとの間にそれら間の壁
部ＢＡを横切って延長している信号用配線層用絶縁体Ｄ
Ａと、凹所Ａ内と導電性容器体１のまわりの例えば外部
ＦＡと対向する外部ＦＢとの間にそれら間の壁部ＢＢを
横切って延長している信号用配線層用絶縁体ＤＢとが設
けられている。なお、図において、ＤＡ' 及びＤＢ
' は、信号用配線層用絶縁体ＤＡ及びＤＢ上において、
壁部ＢＡ及びＢＢを横切っている絶縁体である。
【００３６】また、導電性容器体１に、凹所Ａ内から、
導電性容器体１の凹所Ａのまわりの、例えば凹所Ａ内を
通る外部ＦＡ及びＦＢを結ぶ線と直交する線上における
壁部ＢＬ及びＢＲ内にそれぞれ延長している電源用配線
層用絶縁体ＤＬ及びＤＲが設けられている。この場合、
電源用配線層用絶縁体ＤＬ及びＤＲは、壁部ＢＬ及びＢ
Ｒをそれぞれ横切って延長している。なお、図におい
て、ＤＬ' 及びＤＲ' は、電源用配線層用絶縁体ＤＬ及
びＤＲ上において、壁部ＢＬ及びＢＲを横切っている絶
縁体である。
【００３７】一方、凹所Ａ内に、半導体集積回路チップ
Ｍがほぼ中央位置に配され、また、電源用容量チップＣ
Ｌが半導体集積回路チップＭと電源用配線層用絶縁体Ｄ
Ｌとの間に配され、さら、他の電源用容量チップＣＲが
半導体集積回路チップＭと電源用配線層用絶縁体ＤＲと
の間に配されている。
【００３８】この場合、半導体集積回路チップＭは、そ
の上面上に、信号用配線層用絶縁体ＤＡ及びＤＢ側にお
いて信号用パッドＰＡ及びＰＢをそれぞれ有するととも
に、電源用配線層用絶縁体ＤＬ及びＤＲ側において、電
源用パッドＰＣＬ及びＰＣＲをそれぞれ有する。
【００３９】また、電源用容量チップＣＬ及びＣＲは、
その上面上に、電源用パッドＰＬ及びＰＲをそれぞれ有
し、また、下面上に、導電性容器体１の底部に連結して
いる電源用パッドＰＬ及びＰＲと対になる接地用パッド
（図示せず）をそれぞれ有している。
【００４０】さらに、信号用配線層用絶縁体ＤＡは、そ
の上面上に、凹所Ａ内及び外部ＦＡ間に延長している信
号用配線層ＳＡを形成し、また、信号用配線層用絶縁体
ＤＢは、その上面上に、凹所Ａ及びＦＢ間に延長してい
る信号用配線層ＳＢを形成している。
【００４１】また、電源用配線層用絶縁体ＤＬは、その
上面上に、凹所Ａ内から壁部ＢＬ内に延長している電源
用配線層ＥＬを形成し且つその電源用配線層ＥＬに、凹
所Ａ内において介挿されている電源用抵抗チップＲＬを
配し、また、電源用配線層用絶縁体ＤＲは、その上面上
に、凹所Ａ内から壁部ＢＲ内に延長している電源用配線
層ＥＲを形成し且つその電源用配線層ＥＲに、凹所Ａ内
において介挿されている電源用抵抗チップＲＲを配して
いる。
【００４２】そして、半導体集積回路チップＭの信号用
パッドＰＡ及びＰＢが、信号用配線層ＳＡ及びＳＢに、
凹所Ａ内において、信号用接続線ＷＡ及びＷＢを用いて
それぞれ連結されている。
【００４３】また、半導体集積回路チップＭの電源用パ
ッドＰＣＬ及びＰＣＲが、電源用容量チップＣＬ及びＣ
Ｒの電源接続用パッドＰＬ及びＰＲに、凹所Ａ内におい
て、電源用接続線ＷＬ及びＷＲを用いてそれぞれ接続さ
れている。
【００４４】さらに、電源用容量チップＣＬ及びＣＲの
電源接続用パッドＰＬ及びＰＲが、電源用配線層ＥＬ及
びＥＲの凹所Ａ内の遊端部に、凹所Ａ内において、電源
用接続線ＷＬ′及びＷＲ′を用いてそれぞれ連結されて
いる。
【００４５】なお、信号用配線層ＳＡ及びＳＢには、そ
の外側遊端において、信号線路ＳＳＡ及びＳＳＢがそれ
ぞれ連結され、また、電源用配線層ＥＬ及びＥＲには、
その外側遊端において、電源線路ＥＥＬ及びＥＥＲがそ
れぞれ連結されている。
【００４６】以上が、本発明による半導体集積回路装置
パッケ―ジの第１の実施例の構成である。
【００４７】このような構成を有する本発明による半導
体集積回路装置パッケ―ジによれば、図１６で前述した
従来の半導体集積回路装置パッケ―ジの場合と同様に、
電源用配線層ＥＬ及びＥＲにそれぞれ正及び負の電源を
電源線路ＥＥＬ及びＥＥＲを介して供給すれば、それら
が、図１６で前述した従来の半導体集積回路装置パッケ
―ジの場合と同様に、電源用接続線ＷＬ' 及びＷＲ' 、
電源用容量チップＣＬ及びＣＲの電源接続用パッドＰＬ
及びＰＲ、電源用接続線ＷＬ及びＷＲを介して、半導体
集積回路チップＭの電源用パッドＰＣＬ及びＰＣＲにそ
れぞれ与えられることによって、図１６で前述した従来
の半導体集積回路装置パッケ―ジの場合と同様に、半導
体集積回路チップの内部回路Ｍが動作状態になる。
【００４８】このため、図１６で前述した従来の半導体
集積回路装置パッケ―ジの場合と同様に、半導体集積回
路チップＭが、内部回路を増幅回路とし、信号用パッド
ＰＡ及びＰＢをそれぞれ入力用及び出力用としていると
して、信号用配線層ＳＡに、図１６で前述した従来の半
導体集積回路装置パッケ―ジの場合と同様に、信号を、
信号線路ＳＳＡを介して供給すれば、その信号が、図１
６で前述した従来の半導体集積回路装置パッケ―ジの場
合と同様に、信号用接続線ＷＡを介して半導体集積回路
チップＭの信号用パッドＰＡに供給され、そして、半導
体集積回路チップＭの内部回路で増幅され、その増幅さ
れた信号が、半導体集積回路チップＭの信号用パッドＰ
Ｂから、信号用接続線ＷＢ、信号用配線層ＳＢ及び信号
線路ＳＳＢを介して外部に出力される。
【００４９】また、この場合、半導体集積回路チップＭ
の電源用パッドＰＣＬ及びＰＣＲが、図１６で前述した
従来の半導体集積回路装置パッケ―ジの場合と同様に、
電源用接続線ＷＬ及びＷＲをそれぞれ介して電源用容量
チップＣＬ及びＣＲの電源接続用パッドＰＬ及びＰＲに
それぞれ接続されているので、図１６で前述した従来の
半導体集積回路装置パッケ―ジの場合に準じて、導電性
容器体１を予め接地しておくことによって、信号が高周
波である場合、その高周波信号が、図１６で前述した従
来の半導体集積回路装置パッケ―ジの場合と同様に、半
導体集積回路チップＭの電源用パッドＰＣＬ及びＰＣＲ
に生じても、それが電源用容量チップＣＬ及びＣＲ及び
導電性容器体１を介して接地に流れ、よって、増幅され
た信号を、図１６で前述した従来の半導体集積回路装置
パッケ―ジの場合と同様に、半導体集積回路チップＭが
図１６で前述した従来の半導体集積回路装置パッケ―ジ
の場合に準じて導電性容器体１及び導電性蓋体２４によ
ってシ―ルドされていることと相俟って、安定に外部に
出力させることができる。
【００５０】しかしながら、図１〜図７に示す本発明に
よる半導体集積回路装置パッケ―ジの場合、電源用配線
層ＥＬ及びＥＲに電源用抵抗チップＲＬ及びＲＲがそれ
ぞれ介挿され、それによって、電源用配線層ＥＬ及びＥ
Ｒのそれぞれと電源用接続線ＷＬ' 及びＷＲ' のそれぞ
れとによるインダクタと電源用容量チップＣＬ及びＣＲ
のそれぞれの容量とによる並列共振回路がダンプされて
いる構成を有するので、半導体集積回路チップＭが上述
したように内部回路を増幅回路としているとして、信号
が低周波域から高周波域までの広い帯域に亘る場合で
も、周波数−利得特性に、電源用抵抗チップＲＬ及びＲ
Ｒのそれぞれの抵抗の値をパラメ―タとした図８に示す
ように、リップルがほとんど伴わないか、伴うとしても
図１６で前述した従来の半導体集積回路装置パッケ―ジ
に比し十分小さな値でしか伴わないようにすることがで
き、また、導電性容器体１が、図１６で前述した従来の
半導体集積回路装置パッケ―ジのように絶縁枠板を用い
て構成されていないので、導電性容器体１の壁部ＢＡ及
びＢＢに信号用配線層用絶縁体ＤＡ及びＤＢを有し且つ
壁部ＢＬ及びＢＲに電源用配線層用絶縁体ＤＬ及びＤＲ
をそれぞれ有しているとしても、図１６で前述した従来
の半導体集積回路装置パッケ―ジのような空胴共振器を
構成させないようにすることができるので、発振が生じ
たりしないようにすることができる。
【００５１】
【実施例２】次に、図９及び図１０を伴って、本発明に
よる半導体集積回路装置パッケ―ジの第２の実施例を述
べよう。
【００５２】図９及び図１０において、図１〜図７との
対応部分には同一符号を付して示す。図９及び図１０に
示す本発明による半導体集積回路装置パッケ―ジの第２
の実施例は、次に述べる構成を有する。
【００５３】すなわち、直線的な凹所配列線ｘ上に順次
配列されている複数ｎ個例えば３個の凹所Ａ1 、Ａ2 及
びＡ3 を形成している導電性容器体１と、その導電性容
器体１に蓋する導電性蓋体２４とを有する。
【００５４】そして、導電性容器体１に、凹所Ａ1 内と
導電性容器体１のまわりにおける凹所配列線ｘ上の外部
ＦＡとの間にそれら間の壁部Ｂa1を横切って延長してい
る信号用配線層用絶縁体Ｄa1と、凹所Ａ1 内と凹所Ａ2
内との間にそれら間の壁部Ｂ12を横切って延長している
他の信号用配線層用絶縁体Ｄ12と、凹所Ａ2 内と凹所Ａ
3 内との間にそれら間の壁部Ｂ23を横切って延長してい
る他の信号用配線層用絶縁体Ｄ23と、凹所Ａ3 内と導電
性容器体１のまわりの凹所配列線ｘ上の他の外部ＦＢと
の間にそれら間の壁部Ｂ3bを横切って延長している他の
信号用配線層用絶縁体Ｄ3bとが設けられている。なお、
図において、Ｄa1' 、Ｄ12' 、Ｄ23' 及びＤ3bは、信号
用配線層用絶縁体Ｄa1、Ｄ12、Ｄ23及びＤ3b上におい
て、壁部Ｂa1、Ｂ12、Ｂ23及びＢ3bをそれぞれ横切って
延長している絶縁体である。
【００５５】また、導電性容器体１に、凹所Ａ1 内から
導電性容器体１の凹所Ａ1 のまわりの、凹所Ａ1 を通っ
て凹所配列線ｘと直交するチップ配列線ｑ1 上の他の相
対向する壁部ＢＬ1 及びＢＲ1 内にそれぞれ延長してい
る電源用配線層用絶縁体ＤＬ1 及びＤＲ1 と、凹所Ａ2
内から導電性容器体１の凹所Ａ2 のまわりの、凹所Ａ2
を通って凹所配列線ｘと直交するチップ配列線ｑ2 上の
相対向する他の壁部ＢＬ2 及びＢＲ2 内にそれぞれ延長
している他の電源用配線層用絶縁体ＤＬ2 及びＤＲ
2 と、凹所Ａ3 内から導電性容器体１の凹所Ａ3 のまわ
りの、凹所Ａ3 を通って凹所配列線ｘと直交するチップ
配列線ｑ3 上の相対向する他の壁部ＢＬ3 及びＢＲ3 内
にそれぞれ延長している他の電源用配線層用絶縁体ＤＬ
3 及びＤＲ3とが設けられている。なお、この場合、電
源用配線層用絶縁体ＤＬ1 及びＤＲ1、ＤＬ2 及びＤＲ
2 、及びＤＬ3 及びＤＲ3 は、壁部ＢＬ1 及びＢＲ1 、
ＢＬ2及びＢＲ2 、及びＢＬ3及びＢＲ3 をそれぞれ横切
って延長している。また、図示 しないが、電源用配線
層用絶縁体ＤＬ1 、ＬＤ2、ＤＬ3 及びＤＲ1 、ＤＲ2、
ＤＲ3 上には、上述した絶縁体Ｄa1' 、Ｄ12' 、Ｄ
23' 及びＤ3b' に準じて、壁部ＢＬ1 、ＢＬ2 、ＢＬ3
及びＢＲ1 、ＢＲ2 、ＢＲ3 をそれぞれ横切って延長し
ている絶縁体を有している。
【００５６】一方、凹所Ａ1 内に、半導体集積回路チッ
プＭ1 と電源用容量チップＣＬ1 及びＣＲ1 とが配さ
れ、凹所Ａ2 内に、他の半導体集積回路チップＭ2 と他
の電源用容量チップＣ2 とが配され、凹所Ａ3 内に、他
の半導体集積回路チップＭ3 と他の電源用容量チップＣ
Ｌ3 及びＣＲ3 とが配されている。
【００５７】この場合、半導体集積回路チップＭ1 、Ｍ
2 及びＭ3 は、凹所Ａ1 、Ａ2 及びＡ3 の中央位置にそ
れぞれ配されている。また、電源用容量チップＣＬ1 、
ＣＬ2 及びＣＬ3 、及びＣＲ1 、ＣＲ2 及びＣＲ3 は、
半導体集積回路チップＭ1 、Ｍ2 及びＭ3 の壁部Ｂ
Ｌ1 、ＢＬ2 及びＢＬ3 、及びＢＲ1 、ＢＲ2 及びＢＲ
3側にそれぞれ配されている。
【００５８】また、半導体集積回路チップＭ1 は、その
上面上に、信号用配線層用絶縁体Ｄa1及びＤ12側におい
て、信号用パッドＰ1a及びＰ1bをそれぞれ有し、電源用
配線層用絶縁体ＤＬ1 及びＤＲ1 側において、電源用パ
ッドＰＬ1c及びＰＲ1cをそれぞれ有し、半導体集積回路
チップＭ2 は、その上面上に、信号用配線層用絶縁体Ｄ
12及びＤ23側において、他の信号用パッドＰ2a及びＰ2b
をそれぞれ有し、電源用配線層用絶縁体ＤＬ2 及びＤＲ
2 側において、他の電源用パッドＰＬ2c及びＰＲ2cを有
し、半導体集積回路チップＭ3 は、その上面上に、信号
用配線層用絶縁体Ｄ23及びＤ3b側において、他の信号用
パッドＰ3a及びＰ3bをそれぞれ有し、電源用配線層用絶
縁体ＤＬ3 及びＤＲ3 側において、他の電源用パッドＰ
Ｌ3c及びＰＲ3cをそれぞれ有する。
【００５９】また、電源用容量チップＣＬ1 及びＣ
Ｒ1 、ＣＬ2 及びＣＲ2 、及びＣＬ3 及びＣＲ3 は、そ
れらの上面上に、電源接続用パッドＰＬ1 及びＰＲ1 、
ＰＬ2 及びＰＲ2 、及びＰＬ3 及びＰＲ3 をそれぞれ有
する。
【００６０】さらに、信号用配線層用絶縁体Ｄa1は、そ
の上面上に、凹所Ａ1 内及び外部ＦＡ間に延長している
信号用配線層Ｓa1を形成し、信号用配線層用絶縁体Ｄ12
は、その上面上に、凹所Ａ1 内及び凹所Ａ2 内間に延長
している他の信号用配線層Ｓ12を形成し、信号用配線層
用絶縁体Ｄ23は、その上面上に、凹所Ａ2 内及び凹所Ａ
3 内に延長している他の信号用配線層Ｓ23を形成し、信
号用配線層用絶縁体Ｄ3bは、その上面上に、凹所Ａ3 内
及び外部ＦＢ間に延長している他の信号用配線層Ｓ3bを
形成している。
【００６１】また、電源用配線層用絶縁体ＤＬ1 及びＤ
Ｒ1 は、それらの上面上に、凹所Ａ1 内から壁部ＢＬ1
及びＢＲ1 内に延長している電源用配線層ＥＬ1 及びＥ
Ｒ1を形成し且つそれらの電源用配線層ＥＬ1 及びＥＲ
1 に凹所Ａ1 内においてそれぞれ介挿されている電源用
抵抗チップＲＬ1 及びＲＲ1 をそれぞれ配し、電源用配
線層用絶縁体ＤＬ2 及びＤＲ2 は、それらの上面上に、
凹所Ａ2 内から壁部ＢＬ2 及びＢＲ2 内に延長している
他の電源用配線層ＥＬ2 及びＥＲ2 をそれぞれ形成し且
つそれらの電源用配線層ＥＬ2 及びＥＲ2 に凹所Ａ2 内
においてそれぞれ介挿されている他の電源用抵抗チップ
ＲＬ2 及びＲＲ2 をそれぞれ配し、電源用配線層用絶縁
体ＤＬ3 及びＤＲ3 は、それらの上面上に、凹所Ａ3 内
から壁部ＢＬ3 及びＢＲ3 内に延長している他の電源用
配線層ＥＬ3 及びＥＲ3 をそれぞれ形成し且つそれらの
電源用配線層ＥＬ3 及びＥＲ3 に凹所Ａ3 内においてそ
れぞれ介挿されている他の電源用抵抗チップＲＬ3 及び
ＲＲ3 を配している。この場合、電源用配線層ＥＬ1
及びＥＲ1 、ＥＬ2 及びＥＲ2 、及びＥＬ3 及びＥＲ3
は、壁部ＢＬ1 及びＢＲ1 、ＢＬ2 及びＢＲ2 、及びＢ
Ｌ3 及びＢＲ3 をそれぞれ横切って延長している。
【００６２】そして、半導体集積回路チップＭ1 の信号
用パッドＰ1a及びＰ1bが、信号用配線層Ｓa1及びＳ
12に、凹所Ａ1 内において、信号用接続線Ｗ1a及びＷ1b
を用いてそれぞれ連結され、半導体集積回路チップＭ1
の電源用パッドＰＬ1c及びＰＲ1cが、電源用容量チップ
ＣＬ1 及びＣＲ1 の電源接続用パッドＰＬ1 及びＰＲ1
に、凹所Ａ1 内において、電源用接続線ＷＬ1 及びＷＲ
1 を用いてそれぞれ連結され、電源用容量チップＣＬ1
及び ＣＲ1 の電源接続用パッドＰＬ1 及びＰＲ1が、
電源用配線層ＥＬ1 及びＥＲ1 の凹所Ａ1 内の遊端部
に、凹所Ａ1 内において、電源用接続線ＷＬ1 ’及びＷ
Ｒ1'を用いてそれぞれ連結され、半導体集積回路チップ
Ｍ2 の信号用パッドＰ2a及びＰ2bが、信号用配線層Ｓ12
及びＳ23に、凹所Ａ2 内において、他の信号用接続線Ｗ
2a及びＷ2bを用いてそれぞれ連結され、半導体集積回路
チップＭ2 の電源用パッドＰＬ2c及びＰＲ2cが、電源用
容量チップＣＬ2 及びＣＲ2 の電源接続用パッドＰＬ2
及びＰＲ2 に、凹所Ａ2 内において、他の電源用接続線
ＷＬ2 及びＷＬ2 を用いてそれぞれ連結され、電源用容
量チップＣＬ2 及びＣＲ2 の電源接続用パッドＰＣＬ2
及びＰＲ2 が、電源用配線線層ＥＬ2 及びＥＲ2 の凹所
Ａ2 内の遊端部に、凹所Ａ2 内において、他の電源用接
続線ＷＬ2 ′及びＷＲ2'を用いてそれぞれ連結され、半
導体集積回路チップＭ3 の信号用パッドＰ3a及びＰ
3bが、信号用配線層Ｓ23及びＳ3bに、凹所Ａ3 内におい
て、他の信号用接続線Ｗ3a及びＷ3bを用いてそれぞれ連
結され、半導体集積回路チップＭ3 の電源用パッドＰＬ
3c及びＰＲ3cが、電源用容量チップＣＬ3及びＣＲ3 の
電源接続用パッドＰＬ3 及びＰＲ3 に、凹所Ａ3 内にお
いて、他の電源用接続線ＷＬ3 及びＷＲ3 を用いてそれ
ぞれ連結され、電源用容量チップＣＬ3 及びＣＲ3 の電
源接続用パッドＰＬ3 及びＰＲ3 が、電源用配線層ＥＬ
3 及びＥＲ3 の凹所Ａ3 内の遊端部に、凹所Ａ3 内にお
いて、他の電源用接続線ＷＬ3'及びＷＲ3'を用いてそれ
ぞれ連結されている。
【００６３】以上が、本発明による半導体集積回路装置
パッケ―ジの第２の実施例の構成である。
【００６４】このような構成によれば、図１〜図７で上
述した本発明による半導体集積回路装置パッケ―ジの場
合に準じて、半導体集積回路チップＭ1 、Ｍ2 及びＭ3
が、内部回路を増幅回路としているとき、詳細説明は省
略するが、図１〜図７で上述した本発明による半導体集
積回路装置パッケ―ジの第１の実施例に示す半導体集積
回路装置パッケ―ジの半導体集積回路チップＭの３個が
半導体集積回路チップＭ1 、Ｍ2 及びＭ3 として縦続接
続されている構成を有するので、半導体集積回路チップ
Ｍ1 、 Ｍ2 及びＭ3 のそれぞれにおいて、図１〜図７
で上述した本発明による半導体集積回路装置パッケ―ジ
の第１の実施例の場合に準じた作用効果を呈する態様
で、信号用配線層Ｓa1に供給される信号が３段増幅され
て信号用配線層Ｓ3bに出力される。
【００６５】そして、この場合、半導体集積回路チップ
Ｍ1 及びＭ2 、及びＭ2 及びＭ3 が、導電性容器体１の
壁部Ｂ12、及びＢ23をそれぞれ横切って延長している信
号用配線層Ｓ12、及びＳ23によって信号的にそれぞれ結
合されているので、図１６で前述した従来の半導体集積
回路装置パッケ―ジの場合のような不整合反射を生じな
いようにすることができ、よって、周波数―利得特性
に、半導体集積回路チップＭ1 及び信号用配線層Ｓ
12間、信号用配線層Ｓ12及び半導体集積回路チップＭ2
間、半導体集積回路チップＭ2 及び信号用配線層Ｓ
23間、信号用配線層Ｓ23及び半導体集積回路チップＭ3
間の信号用接続線Ｗ1b、Ｗ2a、Ｗ2b、Ｗ3aの長さをパラ
メ―タとした図１１に示すように、図１６で前述した従
来の半導体集積回路装置パッケ―ジの場合に比し低いリ
ップルしか伴わせないようにすることができる。
【００６６】
【実施例３】次に、図１２及び図１３を伴って、本発明
による半導体集積回路装置パッケ―ジの第３の実施例を
述べよう。
【００６７】図１２及び図１３において、図９及び図１
０との対応部分には同一符号を付し詳細説明を省略す
る。
【００６８】図１２及び図１３に示す本発明による半導
体集積回路装置パッケ―ジの第３の実施例は、次の事項
を除いて、図９及び図１０に示す本発明による半導体集
積回路装置パッケ―ジと同様の構成を有する。
【００６９】すなわち、凹所Ａ1 及びＡ2 間、及びＡ2
及びＡ3 間に、他の凹所Ａ12、及びＡ23がそれぞれ形成
され、そして、信号用配線層Ｓ12を形成している信号用
配線層用絶縁体Ｄ12、及び信号用配線層Ｓ23を形成して
いる信号用配線層用絶縁体Ｄ23が、凹所Ａ12、及びＡ23
内をそれぞれ通って延長し、そして、信号用配線層Ｓ12
及びＳ23に、凹所Ａ12及びＡ23内において、結合用容量
チップＣ12及びＣ23が介挿されている。
【００７０】なお、図において、Ｂ112 、Ｂ122 、Ｂ
223 、及びＢ233 は、導電性容器体１の凹所Ａ1 及びＡ
12間、Ａ12及びＡ2 間、Ａ2 及びＡ23間、及びＡ23及び
Ａ3 間の壁部をそれぞれ示す。
【００７１】以上が、本発明による半導体集積回路装置
パッケ―ジの第３の実施例の構成である。
【００７２】このような構成を有する本発明による半導
体集積回路装置パッケ―ジによれば、上述した事項を除
いて、図９及び図１０で上述した本発明による半導体集
積回路装置パッケ―ジの第２の実施例と同様であるの
で、詳細説明は省略するが、図９及び図１０で上述した
本発明による半導体集積回路装置パッケ―ジと同様の作
用効果が得られるとともに、半導体集積回路チップＭ1
及びＭ2 間、Ｍ2 及びＭ3 間が、結合用容量チップ
Ｃ12、及びＣ23によって、それぞれ直流阻止されるの
で、それら結合用容量チップＣ12及びＣ23がそれぞれの
凹所Ａ12及びＡ23内に配されていることと相俟って、図
９及び図１０の場合に比しより安定な動作が得られる。
【００７３】
【実施例４】次に、図１４及び図１５を伴って、本発明
による半導体集積回路装置パッケ―ジの第４の実施例を
述べよう。
【００７４】図１４及び図１５において、図９及び図１
０との対応部分には同一符号を付し詳細説明を省略す
る。
【００７５】図１４及び図１５に示す本発明による半導
体集積回路装置パッケ―ジは、図９及び図１０に示す本
発明による半導体集積回路装置パッケ―ジで上述した凹
所配列線ｘが、互に平行に順次配列されている複数ｍ本
例えば３本の直線的な凹所配列線ｘ1 、ｘ2 及びｘ3 で
なるものとし、そして、凹所配列線ｘ1 、ｘ2 及びｘ3
のそれぞれ上において、図９及び図１０で上述した本発
明による半導体集積回路装置パッケ―ジの凹所配列線ｘ
上の構成と同様の構成を有している。ただし、凹所配列
線ｘ1 上の凹所Ａ1 〜Ａ3 のまわりの壁部ＢＬ1 〜ＢＬ
3 と凹所配列線ｘ2 上の凹所Ａ1 〜Ａ3 のまわりの壁部
ＢＲ1 〜ＢＲ3 とを共通とし、また、凹所配列線ｘ2 上
の凹所Ａ1 〜Ａ3 のまわりの壁部ＢＬ1 〜ＢＬ3 と凹所
配列線ｘ3 上の凹所Ａ3 のまわりの壁部ＢＲ1 〜ＢＲ3
とを共通としているとともに、凹所配列線ｘ1 上の電源
用配線用絶縁体ＤＬ1 〜ＤＬ3 と凹所配列線ｘ2 上の電
源用配線用絶縁体ＤＲ1 〜ＤＲ3 とを共通とし、また、
凹所配列線ｘ2上の電源用 配線用絶縁体ＤＬ1 〜ＤＬ3
と凹所配列線ｘ3 上の電源用配線用絶縁体ＤＲ1 〜ＤＲ
3 とを共通としている態様を有する。
【００７６】また、両側の凹所配列線ｘ1 及びｘ3 以外
の凹所配列線ｘ2 上の半導体集積回路チップＭ1 〜Ｍ3
への電源を、導電性容器体１のまわりから供給できない
ことから、電源線路ＥＥＬ1 〜ＥＥＬ3 （またはＥＥＲ
1 〜ＥＥＲ3 ）に対応している電源端子片ＥＥＬ' 1 〜
ＥＥＬ' 3 （またはＥＥＲ' 1 〜ＥＥＲ' 3 ）が、導電
性容器体１の下方から、その底板部を横切り、次で、凹
所配列線ｘ1 上の凹所Ａ1 〜Ａ3 と凹所配列線ｘ2 上の
凹所Ａ1 〜Ａ3 との間の壁部ＢＬ1 〜ＢＬ3 （またはＢ
Ｒ1 〜ＢＲ3 ）を横切っている電源用配線層用絶縁体
ＤＬ1 〜ＤＬ3（またはＤＲ1 〜ＤＲ3 ）を横切り、そ
して、その電源用配線層用絶縁体ＤＬ1〜ＤＬ3 （また
はＤＲ1 〜ＤＲ3 ）上の電源用配線層ＥＬ1 〜ＥＬ
3 （またはＥＲ1 〜ＥＲ3 ）に連結し、また、電源線路
ＥＥＬ1 〜ＥＥＬ3 （またはＥＥＲ1〜ＥＥＲ3 ）に対
応している電源端子片ＥＥＬ' 1 〜ＥＥＬ' 3 （または
ＥＥＲ' 1 〜ＥＥＲ' 3 ）が、導電性容器体１の下方か
ら、その底板部を横切り、次で、凹所配列線ｘ1 上の凹
所Ａ1 〜Ａ3 と凹所配列線ｘ2 上の凹所Ａ1 〜Ａ3 との
間の壁部ＢＬ1 〜ＢＬ3 （またはＢＲ1 〜ＢＲ3 ）を
横切っている電源用配線層用絶縁体ＤＬ1 〜ＤＬ3 （ま
たはＤＲ1 〜ＤＲ3 ）を横切り、そして、その電源用配
線層用絶縁体ＤＬ1 〜ＤＬ3 （またはＤＲ1 〜ＤＲ3 ）
上の電源用配線層ＥＬ1 〜ＥＬ3 （またはＥＲ1 〜ＥＲ
3 ）に連結している。
【００７７】以上が、本発明による半導体集積回路装置
パッケ―ジの第４の実施例の構成である。
【００７８】このような構成を有する本発明による半導
体集積回路装置パッケ―ジによれば、詳細説明は省略す
るが、凹所配列線ｘ1 、ｘ2 及びｘ3 のそれぞれ上の構
成において、図９及び図１０で上述した本発明による半
導体集積回路装置パッケ―ジの場合と同様の作用効果が
得られることは明らかである。
【００７９】なお、上述においては、本発明のわずかな
実施例を示したに留まり、図１４及び図１５で上述した
構成において、その凹所配列線ｘ1 、ｘ2 及びｘ3 のそ
れぞれ上の構成を、図１２及び図１３で上述した結合用
容量チップＣ12及びＣ23を配している凹所Ａ12及びＡ23
を有する構成とすることもでき、その他、本発明の精神
を脱することなしに、種々の変型、変更をなし得るであ
ろう。
【図面の簡単な説明】
【図１】本発明による半導体集積回路装置パッケ―ジの
第１の実施例を示す正面図である。
【図２】本発明による半導体集積回路装置パッケ―ジの
第１の実施例を示す右側面図である。
【図３】本発明による半導体集積回路装置パッケ―ジの
第１の実施例を示す導電性蓋体を取外した平面図であ
る。
【図４】本発明による半導体集積回路装置パッケ―ジの
第１の実施例を示す図３の４−４線上の断面図である。
【図５】本発明による半導体集積回路装置パッケ―ジの
第１の実施例を示す図３の５−５線上の断面図である。
【図６】本発明による半導体集積回路装置パッケ―ジの
第１の実施例を示す図３の６−６線上の断面図である。
【図７】本発明による半導体集積回路装置パッケ―ジの
第１の実施例を示す図３の７−７線上の断面図である。
【図８】図１〜図７に示す本発明による半導体集積回路
装置パッケ―ジの第１の実施例の説明に供する周波数−
利得特性図である。
【図９】本発明による半導体集積回路装置パッケ―ジの
第２の実施例を示す、導電性蓋体を取外した平面図であ
る。
【図１０】本発明による半導体集積回路装置パッケ―ジ
の第２の実施例を示す、図９の１０−１０線上の断面図
である。
【図１１】図９及び図１０に示す本発明による半導体集
積回路装置パッケ―ジの第２の実施例の説明に供する周
波数−利得特性図である。
【図１２】本発明による半導体集積回路装置パッケ―ジ
の第３の実施例を示す、導電性蓋体を取外した平面図で
ある。
【図１３】本発明による半導体集積回路装置パッケ―ジ
の第３の実施例を示す、図１２の１３−１３線上の断面
図である。
【図１４】本発明による半導体集積回路装置パッケ―ジ
の第４の実施例を示す、導電性蓋体を取外した平面図で
ある。
【図１５】本発明による半導体集積回路装置パッケ―ジ
の第４の実施例を示す、図１４の１５−１５線上の断面
図である。
【図１６】従来の半導体集積回路装置パッケ―ジを示す
斜視図である。
【図１７】図１６に示す従来の半導体集積回路装置パッ
ケ―ジの説明に供する周波数−利得特性図である。
【図１８】図１６に示す従来の半導体集積回路装置パッ
ケ―ジの複数を縦続接続した場合の周波数−利得特性図
である。
【符号の説明】
１、５ 導電性容器体 ２、２４ 導電性蓋体 ２０ 導電性容器体 ２１ 導電性板 ２２、２３ 絶縁性枠板 Ａ、Ａ1 〜Ａn 凹所 Ａ12〜Ａn-1 凹所 ＢＡ、ＢＢ 壁部 ＢＬ1 〜ＢＬn 壁部 ＢＲ1 〜ＢＲn 壁部 Ｂa1〜Ｂnb 壁部 Ｃ11〜Ｃn-1 結合用容量チップ ＣＬ、ＬＲ 電源用容量チップ ＣＬ1 〜ＣＬn 電源用容量チップ ＣＲ1 〜ＣＲn 電源用容量チップ ＤＡ、ＤＢ 信号用配線層用絶縁体 ＤＡ′、ＤＢ′ 絶縁体 ＤＬ、ＤＲ 電源用配線層用絶縁体 ＤＬ1 〜ＤＬn 電源用配線層用絶縁体 ＤＲ1 〜ＤＲn 電源用配線層用絶縁体 Ｄa1〜Ｄnb 信号用配線層用絶縁体 ＥＥＬ、ＥＥＲ 電源線路 ＥＬ、ＥＲ 電源用配線層 ＥＬ1 〜ＥＬn 電源用配線層 ＦＡ、ＦＢ 外部 ＦＬ1 〜ＦＬn 外部 ＦＲ1 〜ＦＲn 外部 Ｍ、Ｍ1 〜Ｍn 半導体集積回路チップ Ｐ1a〜Ｐna 信号用パッド Ｐ1b〜Ｐnb 信号用パッド Ｐ1c〜Ｐnc 信号用パッド ＰＡ、ＰＢ 信号用パッド ＰＣＬ1 〜ＰＣＬ 電源接続用パッド ＰＣＲ1 〜ＰＣＲ 電源接続用パッド ＰＬ、ＰＲ 電源接続用パッド ＰＬ1 〜ＰＬn 電源用パッド ＰＲ1 〜ＰＲn 電源用パッド ＲＬ、ＲＲ 電源用抵抗チップ ＲＬ1 〜ＲＬn 電源用抵抗チップ ＲＲ1 〜ＲＲn 電源用抵抗チップ ＳＡ、ＳＢ 信号用配線層 ＳＳＡ、ＳＳＢ 信号線路 Ｔ2 〜Ｔn-1 電源端子片 ＷＡ、ＷＢ 信号用接続路 ＷA 〜Ｗn 信号用接続線 ＷB 〜Ｗn 信号用接続線 ＷＬ、ＷＲ、ＷＬ' 、ＷＲ' 電源用接続線 ＷＬ1 〜ＷＬn 電源用接続線 ＷＬ1'〜ＷＬn 電源用接続線 ＷＲ1 〜ＷＲn 電源用接続線 ＷＲ1'〜ＷＲn 電源用接続線 ＷＬ1'〜ＷＬn 電源用接続線 ｑ1 〜ｑn チップ配列線 ｘ、ｘ1 〜ｘn 凹所配列線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴田 随道 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 昭63−187341（ＪＰ，Ａ) 特開 昭64−95602（ＪＰ，Ａ) 特開 昭64−82551（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/04 H01L 23/06

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 （イ）凹所を形成している導電性容器体
    と、 （ロ）上記導電性容器体を蓋する導電性蓋体とを有し、 （ハ）上記導電性容器体に、（ｉ）上記凹所内と上記導
    電性容器体のまわりの第１の外部との間にそれら間の第
    １の壁部を横切って延長している第１の信号用配線層用
    絶縁体と、上記凹所内と上記導電性容器体のまわりの第
    ２の外部との間にそれら間の第２の壁部を横切って延長
    している第２の信号用配線層用絶縁体とが設けられてい
    るとともに、（ii）上記凹所内から上記導電性容器体の
    上記凹所のまわりの第３の壁部内に延長している電源用
    配線層用絶縁体とが設けられ、 （ニ）上記凹所内に、半導体集積回路チップと、電源用
    容量チップとが配され、 （ホ）上記半導体集積回路チップは、その上面上に、
    （ｉ）上記第１及び第２の信号用配線層用絶縁体側にお
    いて、第１及び第２の信号用パッドをそれぞれ有すると
    ともに、（ii）上記電源用配線層用絶縁体側において、
    電源用パッドを有し、 （ヘ）上記電源用容量チップは、その上面上に、電源接
    続用パッドを有し、 （ト）（ｉ）上記第１の信号用配線層用絶縁体は、その
    上面上に、上記凹所内及び上記第１の外部間に延長して
    いる第１の信号用配線層を形成し、（ii）上記第２の信
    号用配線層用絶縁体は、その上面上に、上記凹所内及び
    上記第２の外部間に延長している第２の信号用配線層を
    形成し、 （チ）上記電源用配線層用絶縁体は、その上面上に、上
    記凹所内から上記第３の壁部内に延長している電源用配
    線層を形成し且つその電源用配線層に上記凹所内におい
    て介挿されている電源用抵抗チップを配し、 （リ）（ｉ）上記半導体集積回路チップの第１及び第２
    の信号用パッドが、上記第１及び第２の信号用配線層
    に、上記凹所内において、第１及び第２の信号用接続線
    を用いてそれぞれ連結され、（ii）上記半導体集積回路
    チップの電源用パッドが、上記電源用容量チップの電源
    接続用パッドに、上記凹所内において、第１の電源用接
    続線を用いて連結され、(iii) 上記電源用容量チップの
    電源接続用パッドが、上記電源用配線層の上記凹所内の
    遊端部に、上記凹所内において、第２の電源用接続線を
    用いて連結されていることを特徴とする半導体集積回路
    装置パッケ―ジ。
  2. 【請求項２】 （イ）順次配列されている複数ｎ個の凹
    所Ａ1 、Ａ2 ………Ａn を形成している導電性容器体
    と、 （ロ）上記導電性容器体を蓋する導電性蓋体とを有し、 （ハ）上記導電性容器体に、（ｉ）上記凹所Ａ1 内と上
    記導電性容器体のまわりにおける外部ＦＡとの間にそれ
    ら間の壁部Ｂa1を横切って延長している信号用配線層用
    絶縁体Ｄa1と、上記凹所Ａ1 内と上記凹所Ａ2 内との間
    にそれら間の壁部Ｂ12を横切って延長している他の信号
    用配線層用絶縁体Ｄ12と、………上記凹所Ａn-1 内と上
    記凹所Ａn 内との間にそれら間の壁部Ｂ(n-1)nを横切っ
    て延長している他の信号用配線層用絶縁体Ｄ(n-1)nと、
    上記凹所Ａn 内と上記導電性容器体のまわりの他の外部
    ＦＢとの間にそれら間の壁部Ｂnbを横切って延長してい
    る他の信号用配線層用絶縁体Ｄnbとが設けられていると
    ともに、(ii)上記凹所Ａ1内から上記導電性容器体の上
    記凹所Ａ1 のまわりの他の壁部Ｂ1 内に延長している電
    源用配線層用絶縁体Ｄ1 と、上記凹所Ａ2 内から上記導
    電性容器体の上記凹所Ａ2 のまわりの他の壁部Ｂ2 内に
    延長している他の電源用配線層用絶縁体Ｄ2と、………
    上記凹所Ａn 内から上記導電性容器体の上記凹所Ａn の
    まわりの他の壁部Ｂn 内に延長している他の電源用配線
    層用絶縁体Ｄn とが設けられ、 （ニ）（１）上記凹所Ａ1 内に、半導体集積回路チップ
    Ｍ1 と電源用容量チップＣ1 とが配され、（２）上記凹
    所Ａ2 内に、他の半導体集積回路チップＭ2 と他の電源
    用容量チップＣ2 とが配され、………（ｎ）上記凹所Ａ
    n 内に、他の半導体集積回路チップＭn と他の電源用容
    量チップＣn とが配され、 （ホ）（１）上記半導体集積回路チップＭ1 は、その上
    面上に、（ｉ）上記信号用配線層用絶縁体Ｄa1及びＤ12
    側において、第１及び第２の信号用パッドＰ1a及びＰ1b
    をそれぞれ有し、（ii）上記電源用配線層用絶縁体Ｄ1
    側において、電源用パッドＰ1cを有し、（２）上記半導
    体集積回路チップＭ2 は、その上面上に、上記信号用配
    線層用絶縁体Ｄ12及びＤ23側において、他の第１及び第
    ２の信号用パッドＰ2a及びＰ2bをそれぞれ有し、（ii）
    上記電源用配線層用絶縁体Ｄ2 側において、他の電源用
    パッドＰ2cを有し、………（ｎ）上記半導体集積回路チ
    ップＭn は、その上面上に、上記信号用配線層用絶縁体
    Ｄ(n-1)n及びＤnb側において、他の第１及び第２の信号
    用パッドＰna及びＰnbをそれぞれ有し、(iii) 上記電源
    用配線層用絶縁体Ｄn 側において、他の電源用パッドＰ
    ncを有し、 （ヘ）上記電源用容量チップＣ1 、Ｃ2 ………Ｃn は、
    それらの上面上に、電源接続用パッドＰ1 、Ｐ2 ………
    Ｐn をそれぞれ有し、 （ト）（ａ１）上記信号用配線層用絶縁体Ｄa1は、その
    上面上に、上記凹所Ａ1 内及び上記外部ＦＡ間に延長し
    ている信号用配線層Ｓa1を形成し、（１２）上記信号用
    配線層用絶縁体Ｄ12は、その上面上に、上記凹所Ａ1 内
    及び上記凹所Ａ2 内間に延長している他の信号用配線層
    Ｓ12を形成し、………（（ｎ−１）ｎ）上記信号用配線
    層用絶縁体Ｄ(n-1)nは、その上面上に、上記凹所Ａ
    (n-1) 内及び上記凹所Ａn 内間に延長している他の信号
    用配線層Ｓ(n-1)nを形成し、（ｎｂ）上記信号用配線層
    用絶縁体Ｄnbは、その上面上に、上記凹所Ａn 内及び上
    記外部ＦＢ間に延長している他の信号用配線層Ｓnbを形
    成し、 （チ）（１）上記電源用配線層用絶縁体Ｄ1 は、その上
    面上に、上記凹所Ａ1内から上記壁部Ｂ1 内に延長して
    いる電源用配線層Ｅ1 を形成し且つその電源用配線層Ｅ
    1 に上記凹所Ａ1 内において介挿されている電源用抵抗
    チップＲ1 を配し、（２）上記電源用配線層用絶縁体Ｄ
    2 は、その上面上に、上記凹所Ａ2 内から上記壁部Ｂ2
    内に延長している他の電源用配線層Ｅ2 を形成し且つそ
    の電源用配線層Ｅ2 に上記凹所Ａ2 内において介挿され
    ている他の電源用抵抗チップＲ2を配し、………（ｎ）
    上記電源用配線層用絶縁体Ｄn は、その上面上に、上記
    凹所Ａn 内から上記壁部Ｂn 内に延長している他の電源
    用配線層Ｅn を形成し且つその電源用配線層Ｅn に上記
    凹所Ａn 内において介挿されている他の電源用抵抗チッ
    プＲn を配し、 （リ）（１）（ｉ）上記半導体集積回路チップＭ1 の第
    １及び第２の信号用パッドＰ1a及びＰ1bが、上記信号用
    配線層Ｓa1及びＳ12に、上記凹所Ａ1 内において、第１
    及び第２の信号用接続線Ｗ1a及びＷ1bを用いてそれぞれ
    連結され、（ii）上記半導体集積回路チップＭ1 の電源
    用パッドＰ1cが、上記電源用容量チップＣ1 の電源接続
    用パッドＰ1 に、上記凹所Ａ1 内において、第１の電源
    用接続線Ｗ1 を用いて連結され、(iii) 上記電源用容量
    チップＣ1 の電源接続用パッドＰ1 が、上記電源用配線
    層Ｅ1 の上記凹所Ａ1 内の遊端部に、上記凹所Ａ1 内に
    おいて、第２の電源用接続線Ｗ1 ’を用いて連結され、
    （２）（ｉ）上記半導体集積回路チップＭ2 の第１及び
    第２の信号用パッドＰ2a及びＰ2bが、上記信号用配線層
    Ｓ12及びＳ23に、上記凹所Ａ2 内において、他の第１及
    び第２の信号用接続線Ｗ2a及びＷ2bを用いてそれぞれ連
    結され、（ii）上記半導体集積回路チップＭ2 の電源用
    パッドＰ2cが、上記電源用容量チップＣ2 の電源接続用
    パッドＰ2 に、上記凹所Ａ2 内において、他の第１の電
    源用接続線Ｗ2 を用いて連結され、(iii) 上記電源用容
    量チップＣ2 の電源接続用パッドＰ2 が、上記電源用配
    線層Ｅ2 の上記凹所Ａ2 内の遊端部に、上記凹所Ａ2 内
    において、他の第２の電源用接続線Ｗ2 ′を用いて連結
    され、………（ｎ）（ｉ）上記半導体集積回路チップＭ
    n の第１及び第２の信号用パッドＰna及びＰnbが、上記
    信号用配線層Ｓ(n-1)n及びＳnbに、上記凹所Ａn 内にお
    いて、他の第１及び第２の信号用接続線Ｗna及びＷnbを
    用いてそれぞれ連結され、（ii）上記半導体集積回路チ
    ップＭn の電源用パッドＰncが、上記電源用容量チップ
    Ｃn の電源接続用パッドＰn に、上記凹所Ａn 内におい
    て、他の第１の電源用接続線Ｗn を用いて連結され、(i
    ii) 上記電源用容量チップＣn の電源接続用パッドＰn
    が、上記電源用配線層Ｅn の上記凹所Ａn 内の遊端部
    に、上記凹所Ａn 内において、他の第２の電源用接続線
    Ｗn'を用いて連結されていることを特徴とする半導体集
    積回路装置パッケ―ジ。
  3. 【請求項３】 （イ）互に平行に順次配列されている複
    数ｍ本（ただし、ｍは３以上の整数）の直線的な凹所配
    列線ｘ1 、ｘ2 、………ｘm のそれぞれ上に、順次予定
    の間隔を保って配列されている複数ｎ個の凹所Ａ1 、Ａ
    2 ………Ａnを形成している導電性容器体と、 （ロ）上記導電性容器体を蓋する導電性蓋体とを有し、 （ハ）上記導電性容器体に、上記凹所配列線ｘ1 、ｘ2
    ………ｘn のそれぞれ上に配列されている凹所Ａ1 〜Ａ
    n に関し、（ｉ）上記凹所Ａ1 内と上記導電性容器体の
    まわりにおける外部ＦＡとの間にそれら間の壁部Ｂa1を
    横切って延長している信号用配線層用絶縁体Ｄa1と、上
    記凹所Ａ1 内と上記凹所Ａ2 内との間にそれら間の壁部
    Ｂ12を横切って延長している他の信号用配線層用絶縁体
    Ｄ12と、………上記凹所Ａn-1 内と上記凹所Ａn 内との
    間にそれら間の壁部Ｂ(n-1)nを横切って延長している他
    の信号用配線層用絶縁体Ｄ(n-1)nと、上記凹所Ａn 内と
    上記導電性容器体のまわりの他の外部ＦＢとの間にそれ
    ら間の壁部Ｂnbを横切って延長している他の信号用配線
    層用絶縁体Ｄnbとが設けられているとともに、(ii)上記
    凹所Ａ1 内から上記導電性容器体の上記凹所Ａ1 のまわ
    りの他の壁部Ｂ1 内に延長している電源用配線層用絶縁
    体Ｄ1 と、上記凹所Ａ2 内から上記導電性容器体の上記
    凹所Ａ2 のまわりの他の壁部Ｂ2 内に延長している電源
    用配線層用絶縁体Ｄ2 と、………上記凹所Ａn 内から上
    記導電性容器体の上記凹所Ａn まわりの他の壁部Ｂn 内
    に延長している電源用配線層用絶縁体Ｄn とが設けら
    れ、 （ニ）上記凹所配列線ｘ1 、ｘ2 、………ｘm のそれぞ
    れ上に配列されている上記凹所Ａ1 〜Ａn に関し、
    （１）上記凹所Ａ1 内に、半導体集積回路チップＭ1 と
    電源用容量チップＣ1 とが配され、（２）上記凹所Ａ2
    内に、他の半導体集積回路チップＭ2 と他の電源用容量
    チップＣ2 とが配され、………（ｎ）上記凹所Ａn 内
    に、他の半導体集積回路チップＭn と他の源用容量チッ
    プＣn とが配され、 （ホ）上記凹所配列線ｘ1 、ｘ2 ………ｘn のそれぞれ
    上に配列されている上記凹所Ａ1 〜Ａn 内にそれぞれ配
    されている上記半導体集積回路チップＭ1 〜Ｍn に関
    し、（１）上記半導体集積回路チップＭ1 は、その上面
    上に、（ｉ）上記信号用配線層用絶縁体Ｄa1及びＤ12側
    において、第１及び第２の信号用パッドＰ1a及びＰ1bを
    それぞれ有し、（ii）上記電源用配線層用絶縁体Ｄ1 側
    において、電源用パッドＰ1cを有し、（２）上記半導体
    集積回路チップＭ2 は、その上面上に、上記信号用配線
    層用絶縁体Ｄ12及びＤ23側において、他の第１及び第２
    の信号用パッドＰ2a及びＰ2bをそれぞれ有し、（ii）上
    記電源用配線層用絶縁体Ｄ2側において、他の電源用パ
    ッドＰ2cを有し、………（ｎ）上記半導体集積回路チッ
    プＭn は、その上面上に、上記信号用配線層用絶縁体Ｄ
    (n-1)n及びＤnb側において、他の第１及び第２の信号用
    パッドＰna及びＰnbをそれぞれ有し、(iii) 上記電源用
    配線層用絶縁体Ｄn 側において、他の電源用パッドＰnc
    を有し、 （ヘ）上記凹所配列線ｘ1 、ｘ2 ………ｘn のそれぞれ
    上に配列されている上記凹所Ａ1 〜Ａn 内にそれぞれ配
    されている電源用容量チップＣ1 〜Ｃn に関し、上記電
    源用容量チップＣ1 、Ｃ2 ………Ｃn は、それらの上面
    上に、電源接続用パッドＰ1 、Ｐ2 ………Ｐn をそれぞ
    れ有し、 （ト）上記凹所配列線ｘ1 、ｘ2 ………ｘn のそれぞれ
    上に配列されている上記凹所Ａ1 〜Ａn 内に臨む信号用
    配線層用絶縁体Ｄa1、Ｄ12、Ｄ23………Ｄnbに関し、
    （ａ１）上記信号用配線層用絶縁体Ｄa1は、その上面上
    に、上記凹所Ａ1内及び上記外部ＦＡ間に延長している
    信号用配線層Ｓa1を形成し、（１２）上記信号用配線層
    用絶縁体Ｄ12は、その上面上に、上記凹所Ａ1 内及び上
    記凹所Ａ2内間に延長している他の信号用配線層Ｓ12を
    形成し、………（（ｎ−１）ｎ）上記信号用配線層用絶
    縁体Ｄ(n-1)nは、その上面上に、上記凹所Ａ(n-1) 内及
    び上記凹所Ａn 内間に延長している他の信号用配線層Ｓ
    (n-1)nを形成し、（ｎｂ）上記信号用配線層用絶縁体Ｄ
    nbは、その上面上に、上記凹所Ａn 内及び上記外部ＦＢ
    間に延長している他の信号用配線層Ｓnbを形成し、 （チ）上記凹所配列線ｘ1 〜ｘm のそれぞれ上に配列さ
    れている凹所Ａ1 〜Ａn 内に臨む電源用配線層用絶縁体
    Ｄ1 、Ｄ2 、Ｄ3 ………Ｄn に関し、（１）上記電源用
    配線層用絶縁体Ｄ1 は、その上面上に、上記凹所Ａ1 内
    から上記壁部Ｂ1 内 に延長している電源用配線層Ｅ1
    を形成し且つその電源用配線層Ｅ1 に上記凹所Ａ1 内に
    おいて介挿されている電源用抵抗チップＲ1 を配し、
    （２）上記電源用配線層用絶縁体Ｄ2 は、その上面上
    に、上記凹所Ａ2 内から上記壁部Ｂ2内に延長している
    他の電源用配線層Ｅ2 を形成し且つその電源用配線層Ｅ
    2 に上記凹所Ａ2 内において介挿されている他の電源用
    抵抗チップＲ2 を配し、………（ｎ）上記電源用配線層
    用絶縁体Ｄn は、その上面上に、上記凹所Ａn 内から上
    記壁部Ｂn との間に延長している他の電源用配線層Ｅn
    を形成し且つその電源用配線層Ｅn に上記凹所Ａn 内に
    おいて介挿されている他の電源用抵抗チップＲnを配
    し、 （リ）上記凹所配列線ｘ1 、ｘ2 ………ｘm のそれぞれ
    上に配列されている上記凹所Ａ1 〜Ａn 内に配されてい
    る半導体集積回路チップＭ1 〜Ｍn 及び電源用容量チッ
    プＣ1 〜Ｃn に関し、（１）（ｉ）上記半導体集積回路
    チップＭ1 の第１及び第２の信号用パッドＰ1a及びＰ1b
    が、上記信号用配線層Ｓa1及びＳ12に、上記凹所Ａ1 内
    において、第１及び第２の信号用接続線Ｗ1a及びＷ1bを
    用いてそれぞれ連結され、（ii）上記半導体集積回路チ
    ップＭ1 の電源用パッドＰ1cが、上記電源用容量チップ
    Ｃ1 の電源接続用パッドＰ1 に、上記凹所Ａ1 内におい
    て、第１の電源用接続線Ｗ1 を用いて連結され、(iii)
    上記電源用容量チップＣ1の電源接続用パッドＰ1 が、
    上記電源用配線層Ｅ1 の上記凹所Ａ1 内の遊端部に、上
    記凹所Ａ1 内において、第２の電源用接続線Ｗ1 ’を用
    いて連結され、（２）（ｉ）上記半導体集積回路チップ
    Ｍ2 の第１及び第２の信号用パッドＰ2a及びＰ2bが、上
    記信号用配線層Ｓ12及びＳ23に、上記凹所Ａ2 内におい
    て、他の第１及び第２の信号用接続線Ｗ2a及びＷ2bを用
    いてそれぞれ連結され、（ii）上記半導体集積回路チッ
    プＭ2 の電源用パッドＰ2cが、上記電源用容量チップＣ
    2 の電源接続用パッドＰ2 に、上記凹所Ａ2 内におい
    て、他の第１の電源用接続線Ｗ2を用いて連結され、(ii
    i) 上記電源用容量チップＣ2 の電源接続用パッドＰＬ2
    が、上記電源用配線層Ｅ2 の上記凹所Ａ2 内の遊端部
    に、上記凹所Ａ2 内において、他の第２の電源用接続線
    Ｗ2 ′を用いて連結され、………（ｎ）（ｉ）上記半導
    体集積回路チップＭn の第１及び第２の信号用パッドＰ
    na及びＰnbが、上記信号用配線層Ｓ(n-1)n及びＳnbに、
    上記凹所Ａn 内において、他の第１及び第２の信号用接
    続線Ｗna及びＷnbを用いてそれぞれ連結され、（ii）上
    記半導体集積回路チップＭn の電源用パッドＰncが、上
    記電源用容量チップＣn の電源接続用パッドＰＣn に、
    上記凹所Ａn 内において、他の第１の電源用接続線Ｗn
    を用いて連結され、(iii) 上記電源用容量チップＣn の
    電源接続用パッドＰn が、上記電源用配線層Ｅn の上記
    凹所Ａn 内の遊端部に、上記凹所Ａn 内において、他の
    第２の電源用接続線Ｗn'を用いて連結されていることを
    特徴とする半導体集積回路装置パッケ―ジ。
  4. 【請求項４】 請求項２または請求項３記載の半導体集
    積回路装置パッケ―ジにおいて、導電性容器体に、相隣
    る凹所間に他の凹所が形成され、 上記相隣る凹所間の凹所内に、上記信号用配線層を形成
    している信号用配線層用絶縁体が延長し、 その信号用配線層用絶縁体上の信号用配線層に、結合用
    容量チップが介挿されていることを特徴とする半導体集
    積回路装置パッケ―ジ。
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