JP2781067B2 - マイクロコントローラの単一高速入力端子を通る１つ以上の高速信号に対する処理方法ならびに装置 - Google Patents
マイクロコントローラの単一高速入力端子を通る１つ以上の高速信号に対する処理方法ならびに装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P3/00—Measuring linear or angular speed; Measuring differences of linear or angular speeds
- G01P3/42—Devices characterised by the use of electric or magnetic means
- G01P3/44—Devices characterised by the use of electric or magnetic means for measuring angular speed
- G01P3/48—Devices characterised by the use of electric or magnetic means for measuring angular speed by measuring frequency of generated current or voltage
- G01P3/481—Devices characterised by the use of electric or magnetic means for measuring angular speed by measuring frequency of generated current or voltage of pulse signals
- G01P3/489—Digital circuits therefor
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60T—VEHICLE BRAKE CONTROL SYSTEMS OR PARTS THEREOF; BRAKE CONTROL SYSTEMS OR PARTS THEREOF, IN GENERAL; ARRANGEMENT OF BRAKING ELEMENTS ON VEHICLES IN GENERAL; PORTABLE DEVICES FOR PREVENTING UNWANTED MOVEMENT OF VEHICLES; VEHICLE MODIFICATIONS TO FACILITATE COOLING OF BRAKES
- B60T8/00—Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force
- B60T8/17—Using electrical or electronic regulation means to control braking
- B60T8/172—Determining control parameters used in the regulation, e.g. by calculations involving measured or detected parameters
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- B60T8/32—Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force responsive to a speed condition, e.g. acceleration or deceleration
- B60T8/58—Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force responsive to a speed condition, e.g. acceleration or deceleration responsive to speed and another condition or to plural speed conditions
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Description
【発明の詳細な説明】 本発明はマイクロプロセッサの単一高速入力端子を通
る１つ以上の高速信号を処理するための方法ならびに装
置に関する。
る１つ以上の高速信号を処理するための方法ならびに装
置に関する。
最近の自動車は、適当なブレーキシステムならびに牽
引力制御システムのような、対応する車両のシステムの
制御を行なうマイクロプロセッサによる高速入力信号の
処理を必要とする制御システムを装備しているのが一般
的である。このようなマイクロプロセッサの大部分のも
のは、乗用車に搭載するように設計されている。乗用車
は４個の車輪しかないので、現行の大部分はマイクロプ
ロセッサは４つの高速入力端子を装備しており、そのた
め、例えば、その自動車の車輪のそれぞれのもつ車輪速
さは、前述のシステム制御を実行するためにマイクロプ
ロセッサによって使われる。本発明は、適当なブレーキ
システムならびに牽引力制御システムに使用する車輪速
さを処理することに特に関するのだが、本発明はそうか
と言って自動車用エレクトロニクスに限定するものと解
釈すべきものではない。実際問題として、機械工具に用
いられるような多くのその他のシステムもまた多重高速
信号の処理を必要とし、本発明もまたそのようなシステ
ムに適用可能である。
引力制御システムのような、対応する車両のシステムの
制御を行なうマイクロプロセッサによる高速入力信号の
処理を必要とする制御システムを装備しているのが一般
的である。このようなマイクロプロセッサの大部分のも
のは、乗用車に搭載するように設計されている。乗用車
は４個の車輪しかないので、現行の大部分はマイクロプ
ロセッサは４つの高速入力端子を装備しており、そのた
め、例えば、その自動車の車輪のそれぞれのもつ車輪速
さは、前述のシステム制御を実行するためにマイクロプ
ロセッサによって使われる。本発明は、適当なブレーキ
システムならびに牽引力制御システムに使用する車輪速
さを処理することに特に関するのだが、本発明はそうか
と言って自動車用エレクトロニクスに限定するものと解
釈すべきものではない。実際問題として、機械工具に用
いられるような多くのその他のシステムもまた多重高速
信号の処理を必要とし、本発明もまたそのようなシステ
ムに適用可能である。
従来のマイクロプロセッサは乗用車に適用できるが、
高荷重トラックのような重車輛もまた適当なブレーキシ
ステム及び／または適当な牽引システムを装備可能とな
っている。しかし、高荷重トラックのこのようなシステ
ムは、一般に、４つ以上の高速信号の処理を必要とす
る。必要とされる数量の点からして、特に、４つ以上の
高速入力端子を装備した高荷重トラック用のマイクロプ
ロセッサを設計することは購入を断念させる程高価とな
り、従って、システムの設計者は２ないし３のマイクロ
コントローラを用意し、必要な高速入力端子が提供され
るようにする。
高荷重トラックのような重車輛もまた適当なブレーキシ
ステム及び／または適当な牽引システムを装備可能とな
っている。しかし、高荷重トラックのこのようなシステ
ムは、一般に、４つ以上の高速信号の処理を必要とす
る。必要とされる数量の点からして、特に、４つ以上の
高速入力端子を装備した高荷重トラック用のマイクロプ
ロセッサを設計することは購入を断念させる程高価とな
り、従って、システムの設計者は２ないし３のマイクロ
コントローラを用意し、必要な高速入力端子が提供され
るようにする。
しかし、単一システムにおいて複数のマイクロプロセ
ッサを用いることは、不利であることを意味している。
もちろん、マイクロプロセッサは単一部品としては、他
の部品とは相当掛け離れて最も高価なシステム構成部品
である。従って、複数のプロセッサを用いることは、実
質的にシステム費用を増大する。しかし、マイクロプロ
セッサにとっては、相互に「通信」することが必要であ
るから、付加的ハードウェア及びソフトウェアの複雑性
がシステムに導入され、そのため、なおもシステム費用
をつり上げさえする。
ッサを用いることは、不利であることを意味している。
もちろん、マイクロプロセッサは単一部品としては、他
の部品とは相当掛け離れて最も高価なシステム構成部品
である。従って、複数のプロセッサを用いることは、実
質的にシステム費用を増大する。しかし、マイクロプロ
セッサにとっては、相互に「通信」することが必要であ
るから、付加的ハードウェア及びソフトウェアの複雑性
がシステムに導入され、そのため、なおもシステム費用
をつり上げさえする。
従って、単一マイクロプロセッサを使うことが望まし
いが、これは、４つの高速入力を有する現行設計のマイ
クロプロセッサが使用でき、単一高速入力端子上で複数
の車輪速さを処理することが可能な場合に限るのであ
る。本発明は２つもしくはそれ以上の高速入力信号を、
マイクロプロセッサの同一の高速入力端子を介して処理
されるようにするための多重化構成を提供することによ
ってこの問題を解いている。
いが、これは、４つの高速入力を有する現行設計のマイ
クロプロセッサが使用でき、単一高速入力端子上で複数
の車輪速さを処理することが可能な場合に限るのであ
る。本発明は２つもしくはそれ以上の高速入力信号を、
マイクロプロセッサの同一の高速入力端子を介して処理
されるようにするための多重化構成を提供することによ
ってこの問題を解いている。
２つの高速信号を、同一の入力端子を介して処理する
能力をもつマイクロプロセッサが、1981年11月、SAE文
献番号No.SP−505「1980年代の商用車に対する電子工学
技術とシステム」という従来技術に関する文献により公
知となっている。そしてこの文献で開示されているマイ
クロプロセッサは、分割外部タイマーを必要とする特殊
な設計となっている。本発明は使用すべき単一タイマー
だけをもっている通常のマイクロプロセッサを使用でき
るようになっている。本発明は、マイクロプロセッサを
制御する外部のフリップフロップを用いることによりマ
イクロプロセッサによる高速信号の処理を制御するもの
である。
能力をもつマイクロプロセッサが、1981年11月、SAE文
献番号No.SP−505「1980年代の商用車に対する電子工学
技術とシステム」という従来技術に関する文献により公
知となっている。そしてこの文献で開示されているマイ
クロプロセッサは、分割外部タイマーを必要とする特殊
な設計となっている。本発明は使用すべき単一タイマー
だけをもっている通常のマイクロプロセッサを使用でき
るようになっている。本発明は、マイクロプロセッサを
制御する外部のフリップフロップを用いることによりマ
イクロプロセッサによる高速信号の処理を制御するもの
である。
本発明のこれ及びその他の利点については、添付の図
面を参照して、以下の明細書の内容から明らかとなろ
う。
面を参照して、以下の明細書の内容から明らかとなろ
う。
図１は本発明の教示するところに従った処理システム
の線図的図解である。
の線図的図解である。
図２は図１に図解されたシステムにおけるマルチプレ
クサ回路の詳細図である。
クサ回路の詳細図である。
図３は速い信号を処理するために、図１に図解された
マイクロプロセッサにより使われるサブルーチンを図示
する流れ図である。そして、 図４は、図１〜２に図解するシステムにおいて用いら
れる各種信号間の関係を図解したタイミング図である。
マイクロプロセッサにより使われるサブルーチンを図示
する流れ図である。そして、 図４は、図１〜２に図解するシステムにおいて用いら
れる各種信号間の関係を図解したタイミング図である。
さて、これらの図を参照すると、車両用電子制御シス
テムは一般的に10で示してある。システム10は従来のマ
イクロプロセッサ12を含む。これは、一般的に「Intel
社」から販売されている。「Intel 8096マイクロプロセ
ッサ」と命名されているマイクロプロセッサとすること
ができる。マイクロプロセッサ12は、車両の車輪の速さ
を表わす信号のような高速入力信号を受信するために用
いられる４つの高速入力ポートを有する。そのような４
つの高速入力ポートは備えられているが、その内の１つ
だけが14として図に示してある。これら４つの高速入力
ポートすなわち端子のそれぞれは、本発明に係る多重化
システムからの信号を受信するために用いられるので、
それらポートの内の１つだけを示しておく必要がある。
マイクロプロセッサ12は更に、制御信号を受信するため
の入力ポート16、18、ならびに制御信号を伝送するため
の出力ポート20、22及び24を含んでいる。マイクロプロ
セッサ12は更に、このマイクロプロセッサ12がシステム
に採用された場合に、例えばその車両用の適当なブレー
キシステム内でブレーキ圧を増減するための、出力信号
を送信する出力ポート（図示してない）を有する。これ
らのブレーキ圧制御装置は、マイクロプロセッサからの
信号に呼応する通常のものであって何ら本発明の部分を
構成しないから、この制御装置については本明細書では
その詳細説明は行わない。更に、このような装置を操作
するために対応するポートは図１に示すマイクロプロセ
ッサ12の図からは除外してある。
テムは一般的に10で示してある。システム10は従来のマ
イクロプロセッサ12を含む。これは、一般的に「Intel
社」から販売されている。「Intel 8096マイクロプロセ
ッサ」と命名されているマイクロプロセッサとすること
ができる。マイクロプロセッサ12は、車両の車輪の速さ
を表わす信号のような高速入力信号を受信するために用
いられる４つの高速入力ポートを有する。そのような４
つの高速入力ポートは備えられているが、その内の１つ
だけが14として図に示してある。これら４つの高速入力
ポートすなわち端子のそれぞれは、本発明に係る多重化
システムからの信号を受信するために用いられるので、
それらポートの内の１つだけを示しておく必要がある。
マイクロプロセッサ12は更に、制御信号を受信するため
の入力ポート16、18、ならびに制御信号を伝送するため
の出力ポート20、22及び24を含んでいる。マイクロプロ
セッサ12は更に、このマイクロプロセッサ12がシステム
に採用された場合に、例えばその車両用の適当なブレー
キシステム内でブレーキ圧を増減するための、出力信号
を送信する出力ポート（図示してない）を有する。これ
らのブレーキ圧制御装置は、マイクロプロセッサからの
信号に呼応する通常のものであって何ら本発明の部分を
構成しないから、この制御装置については本明細書では
その詳細説明は行わない。更に、このような装置を操作
するために対応するポートは図１に示すマイクロプロセ
ッサ12の図からは除外してある。
システム10は、車輪速さの関数として変動する出力信
号を発生する従来の車両速さセンサ26、28を含んでい
る。通常は、車輪速さセンサ26、28は、車両の対応する
車輪と共に回転するように装着された一般に“トーンホ
イール”（tone wheel）と呼ばれる歯車に隣接する車両
の非回転部分に設けられた電磁ピックアップから成る。
歯及び隣り合う歯と歯の間の空間のいずれが、時期ピッ
クアップと一致した状態にあるかに依存し、トーンホイ
ールの磁性材料の質量の変化により誘起される磁束の変
化が、車輪速さの関数として変化する信号を生ずる。車
両速さセンサ26、28により発生された信号は、従来の信
号調節装置30、32を介して送信され、これら信号調節装
置30、32は、これら車輪速さセンサ26、28により生じた
信号を、図４のＡ及びＣに図解するような矩形波波形に
整流する。信号調節回路構成30、32の出力は、34で示さ
れるマルチプレックス回路に伝送される。マルチプレッ
クス回路34は、マイクロプロセッサ12のポートへの信号
の伝送を制御するハードウェア装置から成っている。マ
ルチプレックス回路は図２に詳しく図示してある。
号を発生する従来の車両速さセンサ26、28を含んでい
る。通常は、車輪速さセンサ26、28は、車両の対応する
車輪と共に回転するように装着された一般に“トーンホ
イール”（tone wheel）と呼ばれる歯車に隣接する車両
の非回転部分に設けられた電磁ピックアップから成る。
歯及び隣り合う歯と歯の間の空間のいずれが、時期ピッ
クアップと一致した状態にあるかに依存し、トーンホイ
ールの磁性材料の質量の変化により誘起される磁束の変
化が、車輪速さの関数として変化する信号を生ずる。車
両速さセンサ26、28により発生された信号は、従来の信
号調節装置30、32を介して送信され、これら信号調節装
置30、32は、これら車輪速さセンサ26、28により生じた
信号を、図４のＡ及びＣに図解するような矩形波波形に
整流する。信号調節回路構成30、32の出力は、34で示さ
れるマルチプレックス回路に伝送される。マルチプレッ
クス回路34は、マイクロプロセッサ12のポートへの信号
の伝送を制御するハードウェア装置から成っている。マ
ルチプレックス回路は図２に詳しく図示してある。
さて、図２を参照すると、マルチプレックス回路34
は、一対の排他的ORゲート36、38を有する。排他的ORゲ
ート36の１つの入力端子は信号調節装置30の出力に連結
され、排他的ORゲートの他の入力は、調節装置30から、
ORゲート36の他の入力ゲートへの信号を、極めて短時間
だけ遅延させる遅延回路40に連結される。従って、信号
調節装置30の矩形波出力に呼応する排他的ORゲート36の
出力42の信号は、図４の線Ｂに現われる電圧スパイク列
となる。これらの電圧スパイクは、信号調節回路30の矩
形波出力の、低から高へ、そして高から低への変化を表
わし、これらは同業技術者の間で一般に「割込み」と呼
ばれている。同様に、排他的ORゲート38の一つの入力は
直接、信号調節装置32の出力に連結され、しかも排他的
ORゲート38の他の入力は、信号調節回路32の出力を極め
て短時間だけ遅延させる遅延回路45に連結される。従っ
て、排他的ORゲート38の出力44における信号は図４の線
Ｄに図示される割込み列である。
は、一対の排他的ORゲート36、38を有する。排他的ORゲ
ート36の１つの入力端子は信号調節装置30の出力に連結
され、排他的ORゲートの他の入力は、調節装置30から、
ORゲート36の他の入力ゲートへの信号を、極めて短時間
だけ遅延させる遅延回路40に連結される。従って、信号
調節装置30の矩形波出力に呼応する排他的ORゲート36の
出力42の信号は、図４の線Ｂに現われる電圧スパイク列
となる。これらの電圧スパイクは、信号調節回路30の矩
形波出力の、低から高へ、そして高から低への変化を表
わし、これらは同業技術者の間で一般に「割込み」と呼
ばれている。同様に、排他的ORゲート38の一つの入力は
直接、信号調節装置32の出力に連結され、しかも排他的
ORゲート38の他の入力は、信号調節回路32の出力を極め
て短時間だけ遅延させる遅延回路45に連結される。従っ
て、排他的ORゲート38の出力44における信号は図４の線
Ｄに図示される割込み列である。
出力42、44は、ORゲート46の入力に連結される。ORゲ
ート46は、割込みが、排他的ORゲート36の出力42に発生
するとき、もしくは排他的ORゲート38の出力44に発生す
るときはいつでも出力信号を発生する。ORゲート46の出
力に生じた割込みは図４の線Ｅに図解してある。これら
の割込みは入力フリップフロップ50のCLK（時計）入力4
8に伝送される。入力フリップフロップ50のＤ入力51
と、プリセット入力53とは電圧レベル＋Ｖに連結され、
その結果、入力フリップフロップ50にCLK入力48の入力
信号に呼応してＱ出力52に信号を生ずる。この信号は、
入力フリップフロップ50のリセット入力54に伝送される
マイクロプロセッサ12の出力端子24からの信号によりフ
リップフロップ50がリセットされるまで続く。入力フリ
ップフロップ50のＱ出力はマイクロプロセッサ12の高速
入力端子14に伝送される。
ート46は、割込みが、排他的ORゲート36の出力42に発生
するとき、もしくは排他的ORゲート38の出力44に発生す
るときはいつでも出力信号を発生する。ORゲート46の出
力に生じた割込みは図４の線Ｅに図解してある。これら
の割込みは入力フリップフロップ50のCLK（時計）入力4
8に伝送される。入力フリップフロップ50のＤ入力51
と、プリセット入力53とは電圧レベル＋Ｖに連結され、
その結果、入力フリップフロップ50にCLK入力48の入力
信号に呼応してＱ出力52に信号を生ずる。この信号は、
入力フリップフロップ50のリセット入力54に伝送される
マイクロプロセッサ12の出力端子24からの信号によりフ
リップフロップ50がリセットされるまで続く。入力フリ
ップフロップ50のＱ出力はマイクロプロセッサ12の高速
入力端子14に伝送される。
排他的ORゲート36の出力42はまた、58で示されるもう
１つ別のハードウェアである第１制御フリップフロップ
58のCLK入力56に連結される。第１制御フリップフロッ
プ58のＤ入力59と、プリセット入力61とは電圧レベル＋
Ｖに連結され、その結果、信号がCLK入力56において受
信される時、第１制御フリップフロップ58のＱ出力60が
高くなり、そして、第１制御フリップフロップ58が、そ
のリセット端子62において、マイクロプロセッサ12の出
力端子22からの信号を受信することによってリセットさ
れるまで、そのまま高位に保持される。第１制御フリッ
プフロップ58のＱ出力はマイクロプロセッサ12の入力端
子16に連結される。同様に、排他的ORゲート38の出力
は、更にもう１つ別のハードウェアである第２制御フリ
ップフロップ66のCLK入力64に連結される。第２制御フ
リップフロップ66のＤ入力67及びプリセット入力69は、
電圧レベル＋Ｖに連結され、その結果、第２制御フリッ
プフロップ66はCLK入力端子64において、Ｑ出力端子68
を高くするように信号に応答する。Ｑ出力端子68は、リ
セット端子70において、マイクロプロセッサ12の出力端
子20からの信号を受信してリセット（ゼロにする）され
るまで、高くとどめられる。第２制御フリップフロップ
66のＱ出力68はマイクロプロセッサ12の入力端子18に伝
送される。再び、端子14は高速入力端子であり、マイク
ロプロセッサ12の残余の端子16、18、20、22及び24はそ
れぞれ、制御入力及び出力端子である。
１つ別のハードウェアである第１制御フリップフロップ
58のCLK入力56に連結される。第１制御フリップフロッ
プ58のＤ入力59と、プリセット入力61とは電圧レベル＋
Ｖに連結され、その結果、信号がCLK入力56において受
信される時、第１制御フリップフロップ58のＱ出力60が
高くなり、そして、第１制御フリップフロップ58が、そ
のリセット端子62において、マイクロプロセッサ12の出
力端子22からの信号を受信することによってリセットさ
れるまで、そのまま高位に保持される。第１制御フリッ
プフロップ58のＱ出力はマイクロプロセッサ12の入力端
子16に連結される。同様に、排他的ORゲート38の出力
は、更にもう１つ別のハードウェアである第２制御フリ
ップフロップ66のCLK入力64に連結される。第２制御フ
リップフロップ66のＤ入力67及びプリセット入力69は、
電圧レベル＋Ｖに連結され、その結果、第２制御フリッ
プフロップ66はCLK入力端子64において、Ｑ出力端子68
を高くするように信号に応答する。Ｑ出力端子68は、リ
セット端子70において、マイクロプロセッサ12の出力端
子20からの信号を受信してリセット（ゼロにする）され
るまで、高くとどめられる。第２制御フリップフロップ
66のＱ出力68はマイクロプロセッサ12の入力端子18に伝
送される。再び、端子14は高速入力端子であり、マイク
ロプロセッサ12の残余の端子16、18、20、22及び24はそ
れぞれ、制御入力及び出力端子である。
車輪速さセンサ26と28とによって生じた車輪速さを算
出するために、マイクロプロセッサ12が、マルチプレッ
クス回路34からの各種信号を用いるやり方について、こ
こで、図３を参照しながら詳細に説明しよう。72に示す
ように、マイクロプロセッサ12が、入力端子14上で入力
フリップフロップ50のＱ出力52からの信号を受信する
と、図３に図示されるサブルーチンが呼び出される。入
力フリップフロップ50は、ORゲート46の出力によりセッ
トされ、このORゲート46は端子42もしくは端子44の何れ
かに割込みが生ずると高くなる。74に示すように、CAM
（連想記憶装置）タイマーの内容がその時読み取られ
る。CAMタイマーはマイクロプロセッサ12の中で絶え間
なく作動する内部タイマーである。タイマーは、52から
の信号が受信されると読み取られ、この時間は、以後の
説明で明らかになるように、瞬間的車輪速さの計算に用
いられる。内部のDONEフラグ（標識）がこの時76におい
て偽にセットされる。次に、プログラムは決定ブロック
78まで進む。DONEフラグは今偽にセットされたので、プ
ログラムは決定ブロック80まで進む。決定ブロック80
は、第１制御フリップフロップ58がセットされているか
どうかを知るために検査する。入力フリップフロップ50
は図３内に図示するプログラムを呼び出すためにすでに
セットされていなければならないので、そしてまた、入
力フリップフロップ50は、第１制御フリップフロップ58
または第２制御フリップフロップ66の内の１つがやはり
セットされていれば、セットされるので、第１制御フリ
ップフロップ58がセットされていると仮定される。従っ
て、プログラムは、入力端子14の信号を、図３の82に示
すように、車輪速さセンサ26からの車輪速さ信号を表わ
す割込みとして処理する。この信号は、74に示すように
読み取られたCAMタイマーの現在の内容から、直前の割
込みプロセスからの記憶装置に記憶されるCAMタイマー
の値を引算することによって処理される。この差は連続
する割込み間の時間である。車輪速さは、定数をこの時
間差で割算するという一般同業技術者の公知の方法で算
出される。この定数は前述のトーンホイールの直径、ト
ーンホイールの歯の数、そして、それに対して車輪速さ
が算出される車輪のタイヤの転動半径とにより決定され
る。第１制御入力フリップフロップ58はかくして、84で
表すように、マイクロプロセッサ12の端子22に信号を発
することによってリセット（零にする）される。次にプ
ログラムは分岐しもとに戻り、78で示すようにDONEフラ
グを試験する。DONEフラグはリセットされていないか
ら、プログラムは決定ブロック80に向け再び進行する。
しかし、第１制御フリップフロップ58は、丁度リセット
されたので、プログラムは第２制御フリップフロップ66
を検査する決定ブロック86に対して直接進む。
出するために、マイクロプロセッサ12が、マルチプレッ
クス回路34からの各種信号を用いるやり方について、こ
こで、図３を参照しながら詳細に説明しよう。72に示す
ように、マイクロプロセッサ12が、入力端子14上で入力
フリップフロップ50のＱ出力52からの信号を受信する
と、図３に図示されるサブルーチンが呼び出される。入
力フリップフロップ50は、ORゲート46の出力によりセッ
トされ、このORゲート46は端子42もしくは端子44の何れ
かに割込みが生ずると高くなる。74に示すように、CAM
（連想記憶装置）タイマーの内容がその時読み取られ
る。CAMタイマーはマイクロプロセッサ12の中で絶え間
なく作動する内部タイマーである。タイマーは、52から
の信号が受信されると読み取られ、この時間は、以後の
説明で明らかになるように、瞬間的車輪速さの計算に用
いられる。内部のDONEフラグ（標識）がこの時76におい
て偽にセットされる。次に、プログラムは決定ブロック
78まで進む。DONEフラグは今偽にセットされたので、プ
ログラムは決定ブロック80まで進む。決定ブロック80
は、第１制御フリップフロップ58がセットされているか
どうかを知るために検査する。入力フリップフロップ50
は図３内に図示するプログラムを呼び出すためにすでに
セットされていなければならないので、そしてまた、入
力フリップフロップ50は、第１制御フリップフロップ58
または第２制御フリップフロップ66の内の１つがやはり
セットされていれば、セットされるので、第１制御フリ
ップフロップ58がセットされていると仮定される。従っ
て、プログラムは、入力端子14の信号を、図３の82に示
すように、車輪速さセンサ26からの車輪速さ信号を表わ
す割込みとして処理する。この信号は、74に示すように
読み取られたCAMタイマーの現在の内容から、直前の割
込みプロセスからの記憶装置に記憶されるCAMタイマー
の値を引算することによって処理される。この差は連続
する割込み間の時間である。車輪速さは、定数をこの時
間差で割算するという一般同業技術者の公知の方法で算
出される。この定数は前述のトーンホイールの直径、ト
ーンホイールの歯の数、そして、それに対して車輪速さ
が算出される車輪のタイヤの転動半径とにより決定され
る。第１制御入力フリップフロップ58はかくして、84で
表すように、マイクロプロセッサ12の端子22に信号を発
することによってリセット（零にする）される。次にプ
ログラムは分岐しもとに戻り、78で示すようにDONEフラ
グを試験する。DONEフラグはリセットされていないか
ら、プログラムは決定ブロック80に向け再び進行する。
しかし、第１制御フリップフロップ58は、丁度リセット
されたので、プログラムは第２制御フリップフロップ66
を検査する決定ブロック86に対して直接進む。
通常は、第１制御フリップフロップ58と第２制御フリ
ップフロップ66とは同時にはセットされない。しかし、
割込みが実質的に同時に、42と44とにおいて発生される
場合、フリップフロップの58と66とが共にセットされる
ことが可能である。従って、第２制御フリップフロップ
66がセットされていれば、プログラムは88に分岐し、こ
こで、28からの信号は、26からの信号がブロック82にお
いて処理されたと同様にして処理される。現在のCAMタ
イマの内容は74において読み取られ、フリップフロップ
の58と66とが同時にセットされるならば、CAMタイマの
同一の内容が、ブロック82と88との双方における計算に
用いられる。もちろん、計算に使われたCAMタイマの事
前の幾つかの読み取りに対して記憶装置に記憶された値
はたいてい異なっているので、車輪速さセンサ26と28に
より算出された瞬間的車輪速さは、多分異っていよう。
瞬間的車輪速さならびにCAMタイマ内容はブロック82及
び88の中で実施される処理の一部として記憶装置に記憶
される。ブロック88を参照すると、信号処理が完了後、
プログラムは次に決定ブロック78に分岐して戻る。DONE
フラグは未だ、リセットにセットされていないので、プ
ログラムはブロック80に続く。第１制御フリップフロッ
プ58はリセットされているので、プログラムは決定ブロ
ック86に続く。第２制御フリップフロップ66は、またリ
セットされているので、プログラムは続いて、DONEフラ
グを92に示してあるように真にセットする。プログラム
は次に決定ブロック78に分岐し戻る。DONEフラグは今真
であるから、プログラムは、94に示すように入力フリッ
プフロップ50をリセットする。かくしてプログラムは96
に示すように出てゆき、別のサイクルを待つ。その時、
入力フリップフロップ50はセットされている。
ップフロップ66とは同時にはセットされない。しかし、
割込みが実質的に同時に、42と44とにおいて発生される
場合、フリップフロップの58と66とが共にセットされる
ことが可能である。従って、第２制御フリップフロップ
66がセットされていれば、プログラムは88に分岐し、こ
こで、28からの信号は、26からの信号がブロック82にお
いて処理されたと同様にして処理される。現在のCAMタ
イマの内容は74において読み取られ、フリップフロップ
の58と66とが同時にセットされるならば、CAMタイマの
同一の内容が、ブロック82と88との双方における計算に
用いられる。もちろん、計算に使われたCAMタイマの事
前の幾つかの読み取りに対して記憶装置に記憶された値
はたいてい異なっているので、車輪速さセンサ26と28に
より算出された瞬間的車輪速さは、多分異っていよう。
瞬間的車輪速さならびにCAMタイマ内容はブロック82及
び88の中で実施される処理の一部として記憶装置に記憶
される。ブロック88を参照すると、信号処理が完了後、
プログラムは次に決定ブロック78に分岐して戻る。DONE
フラグは未だ、リセットにセットされていないので、プ
ログラムはブロック80に続く。第１制御フリップフロッ
プ58はリセットされているので、プログラムは決定ブロ
ック86に続く。第２制御フリップフロップ66は、またリ
セットされているので、プログラムは続いて、DONEフラ
グを92に示してあるように真にセットする。プログラム
は次に決定ブロック78に分岐し戻る。DONEフラグは今真
であるから、プログラムは、94に示すように入力フリッ
プフロップ50をリセットする。かくしてプログラムは96
に示すように出てゆき、別のサイクルを待つ。その時、
入力フリップフロップ50はセットされている。
従って、注意すべきことは、マイクロプロセッサ12
は、たった１つの高速入力端子14が用いられていてさえ
も、車輪速さセンサ26と28の双方から瞬間的車輪速さを
処理する能力があるということである。従って、４つの
高速入力端子をもつマイクロプロセッサ12は、たった６
つの車輪速さが日常的に必要な全てであるけれども、８
つの異る車輪速さと同じ多くの車輪速さを処理可能であ
る。従って、上記に論じた、複数のマイクロプロセッサ
の使用に関する複雑性が除かれ、費用を大幅に低減し、
そればかりでなく、複数マイクロプロセッサ間の適切な
相互関係に必要なソフトウェアの複雑性をもかなり低減
する。
は、たった１つの高速入力端子14が用いられていてさえ
も、車輪速さセンサ26と28の双方から瞬間的車輪速さを
処理する能力があるということである。従って、４つの
高速入力端子をもつマイクロプロセッサ12は、たった６
つの車輪速さが日常的に必要な全てであるけれども、８
つの異る車輪速さと同じ多くの車輪速さを処理可能であ
る。従って、上記に論じた、複数のマイクロプロセッサ
の使用に関する複雑性が除かれ、費用を大幅に低減し、
そればかりでなく、複数マイクロプロセッサ間の適切な
相互関係に必要なソフトウェアの複雑性をもかなり低減
する。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−142815（ＪＰ，Ａ) 特開 昭62−241755（ＪＰ，Ａ) 米国特許4428224（ＵＳ，Ａ) 米国特許4267575（ＵＳ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G05B 15/02 B60T 8/00 G06F 9/46 311 G06F 15/78 510
Claims (7)
- 【請求項１】２つの高速周期信号（26,28）の双方を処
理するために用いる内部タイマを有するマイクロプロセ
ッサ（12）の単一割込み信号入力端子（14）を介して前
記周期信号を処理する方法であって、前記方法は、前記
高速信号の一方（26）を第１の割込み列（Ｂ）からなる
第１割込み信号に変換する段階と、前記高速信号の他方
を第２の割込み列（Ｄ）からなる第２割込み信号に変換
する段階と、前記の列の何れかからの割込みに応答して
前記マイクロプロセッサにより処理するため、入力信号
（52）を前記単一高速入力端子（14）に伝送する段階
と、もし前記入力信号が前記第１の割込み列からの割込
みによって生じるならば、前記入力信号を第１割込み列
からの割込みとしてマイクロプロセッサに処理させるた
め前記マイクロプロセッサ（12）に第１制御信号（60）
を伝送する段階と、及び、もし前記入力信号が前記第２
の割込み列からの割込みとして生じるならば、前記入力
信号を第２の割込み列（Ｄ）からの割込みとしてマイク
ロプロセッサに処理させるために前記マイクロプロセッ
サに第２制御信号（68）を伝送する段階とを有してお
り、前記マイクロプロセッサは、入力信号が割込みの前
記第１の割込み列もしくは第２の割込み列からの割込み
によって生じたかどうかには関係なしに、前記入力信号
（52）に応答して前記内部タイマの現在の値を読み取
り、しかも前記マイクロプロセッサは前記第１制御信号
（60）ならびに第２制御信号（68）に応答して前記タイ
マから読み取ったタイマ値を用い、第１制御信号もしく
は第２制御信号が発生されたかどうかに依存して、第１
もしくは第２の割込列からの割込信号として前記入力信
号を処理し、前記第１制御信号（60）ならびに第２制御
信号（68）がラッチされ、前記内部タイマの各読取りに
続いて、前記ラッチが解除されることを特徴とする方
法。 - 【請求項２】請求項１記載の、２つの高速周期信号を処
理する方法であって、前記入力信号（52）がラッチさ
れ、前記第１及び第２の制御信号の何れか又は両方が存
在するか否かを決めるテストに続いて、後続のラッチ解
除が行なわれることを特徴とする方法。 - 【請求項３】請求項１又は２に記載の、マイクロプロセ
ッサの単一割込み信号入力端子を介して２つの高速周期
信号を処理する方法であって、前記マイクロプロセッサ
（12）が、対応する制御信号を発生する各割込み列に対
して、前記入力信号に応答して読まれた内部タイマの現
在値と、メモリに記憶された以前の値との差を決めるこ
とを特徴とする方法。 - 【請求項４】マイクロプロセッサの単一割込み信号入力
端子（14）と、高速信号を第１の割込み列（Ｂ）から成
る第１の割込み信号に変換する第１信号調節装置と、別
の高速信号を第２の割込み列（Ｄ）から成る第２割込み
信号に変換する第２信号調節装置とを介して２つの高速
周期信号を処理する装置であって、入力フリップフロッ
プ（50）が前記割込み信号入力端子に連結され、しかも
割込みの前記第１もしくは第２の割込み列（Ｄ）の何れ
かからの割込みに応答してセット可能であり、第１制御
フリップフロップ（58）は前記第１の割込み列（Ｂ）か
らの割込みに応答してセット可能であり、前記マイクロ
プロセッサは、この第１制御フリップフロップに応答し
て、前記割込み信号入力端子（14）を介して受信される
信号を前記第１の割込み列からの割込みとして処理し、
第２制御フリップフロップ（66）は前記第２の割込み列
（Ｄ）からの割込みに応答してセット可能であり、前記
マイクロプロセッサは、この第２制御フリップフロップ
に応答して、前記割込み信号入力端子（14）を介して受
信された信号を前記第２の割込み列からの割込みとして
処理することを特徴とする装置。 - 【請求項５】請求項４に記載の、マイクロプロセッサの
単一割込み信号入力端子（14）を介して２つの高速周期
信号を処理する装置であって、前記マイクロプロセッサ
が、前記第１の列（Ｂ）からの割込みとして前記入力端
子からの入力信号の処理が完了した際、前記第１制御フ
リップフロップ（58）にリセット信号を伝送するための
第１制御ポート（22）と、前記第２の列からの割込みと
して前記入力端子からの入力信号の処理が完了した際、
前記第１制御フリップフロップ（66）にリセット信号を
伝送するための第２制御ポート（20）とを含むことを更
に特徴とする装置。 - 【請求項６】請求項５に記載の、マイクロプロセッサの
単一割込み信号入力端子を介して２つの高速周期信号を
処理する装置であって、前記マイクロプロセッサが、前
記制御フリップフロップの双方が、リセットされた時、
リセット信号を前記入力フリップフロップ（50）に伝送
する制御ポートを含むことを更に特徴とする装置。 - 【請求項７】請求項４ないし６の何れかの項に記載の、
マイクロプロセッサの単一割込み信号入力端子を介して
２つの高速周期信号を処理する装置であって、前記マイ
クロプロセッサは内部タイマを含み、前記マイクロプロ
セッサは、前記第１制御フリップフロップ（58）からの
第１制御信号に応答可能であり且つ前記入力端子からの
入力信号に応答して前記タイマを読み取り、そして前記
タイマの読取り値を使用して、前記第１の列（Ｂ）から
の割込みとして前記入力端子からの入力信号を処理し、
前記マイクロプロセッサは、前記制御フリップフロップ
からの前記第２制御信号に応答可能であり且つ前記入力
信号に応答して前記タイマを読み取り、そして前記タイ
マの読取り値を使用して、前記第２の列（Ｄ）からの割
込みとして前記入力端子からの前記入力信号を処理する
ことを更に特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/321,050 US5081702A (en) | 1989-03-09 | 1989-03-09 | Method and apparatus for processing more than one high speed signal through a single high speed input terminal of a microcontroller |
| US321,050 | 1989-03-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04504017A JPH04504017A (ja) | 1992-07-16 |
| JP2781067B2 true JP2781067B2 (ja) | 1998-07-30 |
Family
ID=23248968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2502440A Expired - Lifetime JP2781067B2 (ja) | 1989-03-09 | 1990-01-03 | マイクロコントローラの単一高速入力端子を通る１つ以上の高速信号に対する処理方法ならびに装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5081702A (ja) |
| EP (1) | EP0462113B1 (ja) |
| JP (1) | JP2781067B2 (ja) |
| KR (1) | KR970011210B1 (ja) |
| AU (1) | AU4959490A (ja) |
| CA (1) | CA2008395A1 (ja) |
| DE (1) | DE69018259T2 (ja) |
| WO (1) | WO1990010564A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5261106A (en) * | 1991-12-13 | 1993-11-09 | S-Mos Systems, Inc. | Semaphore bypass |
| US5440746A (en) * | 1992-11-06 | 1995-08-08 | Seiko Epson Corporation | System and method for synchronizing processors in a parallel processing environment |
| US5872980A (en) * | 1996-01-25 | 1999-02-16 | International Business Machines Corporation | Semaphore access control buffer and method for accelerated semaphore operations |
| FR2872766B1 (fr) * | 2004-07-07 | 2007-10-05 | Bosch Gmbh Robert | Dispositif de freinage pour vehicule automobile |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3665405A (en) * | 1970-03-17 | 1972-05-23 | Computer Transmission Corp | Multiplexer |
| CA1145473A (en) * | 1979-03-23 | 1983-04-26 | Perry Farazi | Apparatus and method for testing of a rotary movement electrical signal transducer system |
| US4267575A (en) * | 1979-07-09 | 1981-05-12 | The Bendix Corporation | Wheel speed signal-producing system for skid control |
| JPS5951186B2 (ja) * | 1979-10-19 | 1984-12-12 | 日本電信電話株式会社 | 制御装置 |
| JPS6118059A (ja) * | 1984-07-05 | 1986-01-25 | Nec Corp | メモリ回路 |
| FR2573890B1 (fr) * | 1984-11-27 | 1987-07-24 | Bendix Electronics Sa | Dispositifs electroniques d'acquisition des signaux periodiques asynchrones |
| JPH0784167B2 (ja) * | 1986-04-10 | 1995-09-13 | 富士通株式会社 | アンチスキッド装置 |
-
1989
- 1989-03-09 US US07/321,050 patent/US5081702A/en not_active Expired - Fee Related
-
1990
- 1990-01-03 JP JP2502440A patent/JP2781067B2/ja not_active Expired - Lifetime
- 1990-01-03 KR KR1019900702173A patent/KR970011210B1/ko not_active IP Right Cessation
- 1990-01-03 DE DE69018259T patent/DE69018259T2/de not_active Expired - Fee Related
- 1990-01-03 EP EP90902434A patent/EP0462113B1/en not_active Expired - Lifetime
- 1990-01-03 WO PCT/US1990/000064 patent/WO1990010564A1/en active IP Right Grant
- 1990-01-03 AU AU49594/90A patent/AU4959490A/en not_active Abandoned
- 1990-01-23 CA CA002008395A patent/CA2008395A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| DE69018259D1 (de) | 1995-05-04 |
| EP0462113B1 (en) | 1995-03-29 |
| US5081702A (en) | 1992-01-14 |
| CA2008395A1 (en) | 1990-09-09 |
| DE69018259T2 (de) | 1995-11-02 |
| EP0462113A1 (en) | 1991-12-27 |
| KR920700426A (ko) | 1992-02-19 |
| KR970011210B1 (ko) | 1997-07-08 |
| WO1990010564A1 (en) | 1990-09-20 |
| JPH04504017A (ja) | 1992-07-16 |
| AU4959490A (en) | 1990-10-09 |
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