JPH04504017A - マイクロコントローラの単一高速入力端子を通る１つ以上の高速信号に対する処理方法ならびに装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 マイクロコントローラの単一高速入力端子を通る１つ以上の高速信号に対する処 理方法ならびに装置 本発明はマイクロプロセッサの単一高速入力端子を通る１つ以上の高速信号を処 理するための方法ならびに装置に関する。

最近の自動車は、適当なブレーキシステムならびに牽引力制御システムのような 、対応する車両のシステムの制御を行なうマイクロプロセッサによる高速入力信 号の処理を必要とする制御システムを装備しているのが一般的である。このよう なマイクロプロセッサの大部分のものは、乗用車に搭載するように設計されてい る。乗用車は４個の車輪しかないので、現行の大部分のマイクロプロセッサは４ つの高速入力端子を装備しており、そのため、例えば、その自動車の車輪のそれ ぞれのもつ車輪速さは、前述のシステム制御を実行するためにマイクロプロセッ サによって使われる。本発明は、適当なブレーキシステムならびに牽引力制御シ ステムに使用する車輪速さを処理することに特に関するのだが、本発明はそうか と言って自動車用エレクトロニクスに限定するものと解釈すべきものではない。

実際問題として、機械工具に用いられるような多くのその他のシステムもまた多 重高速信号の処理を必要とし、本発明もまたそのようなシステムに適用可能であ る。

従来のマイクロプロセッサは乗用車に適用できるが、高荷重トラックのような重 車輛もまた適当なブレーキシステム及び／または適当な牽引システムを装備可能 となっている。しかし、高荷重トラックの他のようなシステムは、一般に、４つ 以上の高速信号の処理を必要とする。必要とされる数量の点からして、特に、４ つ以上の高速入力端子を装備した高荷重トラック用のマイクロプロセッサを設計 することは禁止的に高価となり、従って、システムの設計者は２ないし３のマイ クロコントローラを用意し、必要な高速入力端子が提供されるようにする。

しかし、単一システムにおいて複数のマイクロプロセッサを用いることは、不利 であることを意味している。もちろん、マイクロプロセッサは通常では、はぼ限 界的に、単一では最も高価なシステム構成部品である。従って、複数のプロセッ サを用いることは、実質的にシステム費用を増大する。しかし、マイクロプロセ ッサにとっては、相互に「話す」ことが必要であるから、付加的ハードウェア及 びソフトウェアの複雑性がシステムに導入され、そのため、なおもシステム費用 をつり上げさえする。

従って、単一マイクロプロセッサを使うことが望ましいが、これは、４つの高速 入力を有する現行設計のマイクロプロセッサが使用でき、単一高速入力端子上で 複数の車輪速さを処理することが可能な場合に限るのである。本発明は２つもし くはそれ以上の高速入力信号を、マイクロプロセッサの同一の高速入力端子を介 して処理されるようにするための多重化構成を提供することによってこの問題を 解いている。

本発明のこれ及びその他の利点については、添付の図面を参照して、以下の明細 書の内容から明らかとなろう。

図１は本発明の教示するところに従った処理システムの線図的図解である。

図２は図１に図解されたシステムにおけるマルチプレックス回路の詳細図である 。

図３は速い信号を処理するために、図１に図解されたマイクロプロセッサにより 使われるサブルーチンを図示する流れ図である。

そして、 図４は、図１〜２に図解するシステムにおいて用いられる各種信号間の関係を図 解したタイミング図である。

さて、これらの図を参照すると、車両用電子制御システムは一般的に１０で示し である。システム１０は従来のマイクロプロセッサ１２を含む。これは、一般的 にｒｌｎｔｅｌ社」から販売されている。ｒｌｎｔｅｌ　８０９’６マイクロプ ロセツサ」と命名されているマイクロプロセッサとすることができる。マイクロ プロセッサ１２は、車両の車輪の速さを表わす信号のような高速入力信号を受信 するために用いられる４つの高速入力ポートを有する。そのような４つの高速入 力ポートは備えられているが、その内の１つだけが１４として図に示しである。

これら４つの高速入力ポートすなわち端子のそれぞれは、本発明に係る多重化シ ステムからの信号を受信するために用いられるので、それらボートの内の１つだ けを示しておく必要がある。マイクロプロセッサ１２は更に、制御信号を受信す るための入力ポート１６．１８、ならびに制御信号を伝送するための出力ポート ２０．２２及び２４を含んでいる。マイクロプロセッサ１２は更に、このマイク ロプロセッサ１２がシステムに採用された場合に、例えばその車両用の適当なブ レーキシステム内でブレーキ圧を増減するための、出力信号を送信する出力ポー ト（図示してない）を有する。これらのブレーキ圧制御装置は、マイクロプロセ ッサからの信号に呼応する通常のものであって何ら本発明の部分を構成しないか ら、この制御装置については本明細書ではその詳細説明は行わない。更に、この ような装置を操作するために対応するポートは図１に示すマイクロプロセッサ１ ２の図からは除外しである。

システムＩＯは、車輪速さの関数として変動する出力信号を発生する従来の車両 速さセンサ２６．２８を含んでいる。通常は、るように装着された一般に“トー ンホイール”　（ｔｏｎｅ　ｗｈｅｅｌ）と呼ばれる歯車に隣接する車両の非回 転部分に設けられた電磁ピックアップから成る。歯及び隣り合う歯と歯の間の空 間のいずれが、磁気ピックアップと一致した状態にあるかにに依存し、トーンホ イールの磁性材料の質量の変化により誘起される磁束の変化が、車輪速さの関数 として変化する信号を生ずる。車両速さセンサ２６．２８により発生された信号 は、従来の信号調節回路構成３０．３２を介して送信され、これら回路構成３０ ．３２は、これら車輪速さセンサ２６．２８により生じた信号を、図４のＡ及び Ｃに図解するような矩形波波形に整流する。信号調節回路構成３０．３２の出力 は、３４で示されるマルチプレックス回路に伝送される。マルチプレックス回路 ３４は、マイクロプロセッサ１２のポートへの信号の伝送を制御するハードウェ ア装置から成っている。

マルチプレックス回路は図２に詳しく図示しである。

さて、図２を参照すると、マルチプレックス回路３４は、一対の排他的ＯＲゲー ト３６．３８を有する。排他的ＯＲゲート３６の１つの入力端子は信号調節装置 ３０の出力に連結され、排他的ＯＲゲートの他の入力は、調節装置３０から、Ｏ Ｒゲート３６の他の入力ゲートへの信号を、極めて短時間だけ遅延させる遅延回 路４０に連結される。従って、信号調節装置３０の矩形波出力に呼応する排他的 ＯＲゲート３Ｇの出力４２の信号は、図４の線Ｂに現われる電圧スパイク列とな る。これらの電圧スパイクは、信号調節回路３０の矩形波出力の、低から高へ、 そして高から低への変化を表わし、これらは同業技術者の間で一般に「割込み」 と呼ばれている。同様に、排他的ＯＲゲート３８の１つの入力は直接、信号調節 装置３２の出力に連結され、しかも排他的ＯＲゲート３８の他の入力は、信号調 節回路３２の出力を極めて短時間だけ遅延させる遅延回路４５に連結される。従 って、排他的ＯＲゲート３８の出力４４における信号は図４の線りに図示される 割込み列である。

出力４２．４４は、ＯＲゲート４６の入力に連結される。ＯＲゲート４６は、割 込みが、排他的ＯＲゲート３６の出力４２に発生するとき、もしくは排他的ＯＲ ゲート３８の出力４４に発生するときはいつでも出力信号を発生する。ＯＲゲー ト４６の出力に生じた割込みは図４の線Ｅに図解しである。これらの割込みはフ リップフロップ即ちセマフォー５０のＣＬＫ　（時計）入力　４８に伝送される 。セマフォー即ちフリップフロップ５０のＤ入力５１と、プリセット人力５３と は電圧レベル十Ｖに連結され、その結果、フリップフロップ即ちセマフォー５０ にＣＬＫ入力４８の入力信号に呼応してＱ出力５２に信号を生ずる。この信号は 、フリップフロップ即ちセマフォー５０のリセット人力５４に伝送されるマイク ロプロセッサ１２の出力端子２４からの信号によりフリップフロップ５０がリセ ットされるまで続く。フリップフロップ即ちセマフォー５０のＱ出力はマイクロ プロセッサ１２の高速入力端子１４に伝送される。

排他的ＯＲゲート３６の出力４２はまた、５８で示されるもう１つ別のハードウ ェアのセマフォー即ちフリップフロップのＣＬＫ入力５６に連結される。セマフ ォー即ちフリップフロップ５８のＤ入力５９と、プリセット人力６１とは電圧レ ベル＋Ｖに連結され、その結果、信号がＣＬＫ入力５６において受信される時、 セマフォー即ちフリップフロップ５８のＱ出力６０が高くなり、そして、フリッ プフロップ即ちセマフォー５８が、そのリセット端子６２において、マイクロプ ロセッサ１２の出力端子２２からの信号を受信することによってプリセットされ るまで、そのまま高位に保持される。フリップフロップ即ちセマフォー５８のＱ 出力はマイクロプロセッサ１２の入力端子Ｉ６に連結される。同様に、排他的Ｏ Ｒゲート３８の出力は、更にもう１つ別のハードウェアセマフォー即ちフリップ フロップ６６のＣＬＫ入力６４に連結される。セマフォー即ちフリップフロップ ６６のＤ入力６７及びプリセット人力６９は、電圧レベル＋Ｖに連結され、その 結果、フリップフロップ即ちセマフォー６６はＣＬＫ入力端子６４において、Ｑ 出力端子６８を高くするように信号に応答する。Ｑ出力端子６８は、リセット端 子７０において、マイクロプロセッサ１２の出力端子２０からの信号を受信して リセット（ゼロにする）されるまで、高くとどめられる。ハードウェアセマフォ ー即ちフリップフロップ６６のＱ出力６８はマイクロプロセッサ１２の入力端子 １８に伝送される。再び、端子　１４は高速入力端子であり、マイクロプロセッ サＩ２の残余の端子１Ｇ、１８．２０．２２及び２４はそれぞれ、制御入力及び 出力端子である。

車輪速さセンサ２６と２８とによって生じた車輪速さを算出するために、マイク ロプロセッサ１２が、マルチプレックス回路３４からの各種信号を用いるやり方 について、ここで、図３を参照しながら詳細に説明しよう。７２に示すように、 マイクロプロセッサ１２が、入力端子１４上でセマフォー即ちフリップフロップ ５０のＱ出力５２からの信号を受信すると、図３に図示されるサブルーチンが呼 び出される。セマフォー即ちフリップフロップ５０は、ＯＲゲート４６の出力に よりセットされ、このＯＲゲート４６は端子４２もしくは端子４４の何れかに割 込みが生ずると高（なる。７４に示すように、ＣＡＭ　（連想記憶装置）タイマ ーの内容がその時読み取られる。ＣＡＭタイマーはマイクロプロセッサ１２の中 で絶え間なく作動する内部タイマーである。タイマーは、５２からの信号が受信 されると読み取られ、この時間は、以後の説明で明らかになるように、瞬間的車 輪速さの計算に用いられる。内部のＤＯＮＥフラグ（標識）がこの時７６におい て偽にセットされる。次に、プログラムは決定ブロック７８まで進む。

ＤＯＮＥフラグは今偽にセットされたので、プログラムは決定ブロック８０まで 進む。決定ブロック８０は、セマフォー５８がセットされているかどうかを知る ために検査する。セマフォー５０は図３内に図示するプログラムを呼び出すため にすでにセットされていなければならないので、そしてまた、セマフォー５０は 、セマフォー５８または６６の内の１つがやはりセットされていれば、セットさ れるので、セマフォー５８がセットされていると仮定される。従って、プログラ ムは、入力端子１４の信号を、図３の８２に示すように、車輪速さセンサ２６か らの車輪速さ信号を表わす割込みとして処理する。この信号は、７４に示すよう に読み取られたＣＡＭタイマーの現在の内容から、直前の割込みプロセスからの 記憶装置に記憶されるＣＡＭタイマーの値を引算することによって処理される。

この差は連続する割込み間の時間である。車輪速さは、定数をこの時間差で割算 するという一般同業技術者の公知の方法で算出される。この定数は前述のトーン ホイールの直径、トーンホイールの歯の数、そして、それに対して車輪速さが算 出される車輪のタイヤの転勤半径とにより決定される。

セマフォー即ちフリップフロップ５８はかくして、８４で表すように、マイクロ プロセッサ１２の端子２２に信号を発することによってリセット（零にする）さ れる。次にプログラムは分岐しもとに戻り、７８で示すようにＤＯＮＥフラグを 試験する。ＤＯＮＥフラグはリセットされていないから、プログラムは決定プロ ・ツク８０に向は再び進行する。しかし、セマフォー５８は、丁度すセットされ たので、プログラムはセマフォー６６を検査する決定ブロック８６に対して直接 進む。

通常は、セマフォー５８と６６とは同時にはセットされない。

しかし、割込みが実質的に同時に、４２と４４とにおいて発生される場合、フリ ップフロップの５８と６６とが共にセットされることが可能である。従って、セ マフォー６６がセットされていれば、プログラムは８８に分岐し、ここで、２８ からの信号は、２６からの信号がブロック８２において処理されたと同様にして 処理される。現在のＣＡＭタイマの内容は７４において読み取られ、フリップフ ロップの５８と６６とが同時にセットされるならば、ＣＡＭタイマの同一の内容 が、ブロック８２と８８との双方における計算に用いらる。もちろん、計算に使 われたＣＡＭタイマの事前の幾つかの読み取りに対して記憶装置に記憶された値 はたいてい異っているので、車輪速さセンサ２６と２８により算出された瞬間的 車輪速さは、多分異っていよう。瞬間的車輪速さならびにＣＡＭタイマ内容はブ ロック８２及び８８の中で実施される処理の一部として記憶装置に記憶される。

ブロック８８を参照すると、信号処理が完了後、プログラムはセマフォー６６を リセットするブロック９０にまで続く。プログラムは次に決定ブロック７８に分 岐して戻る。ＤＯＮＥフラグは未だ、リセットにセットされていないので、プロ グラムはブロック８０に続く。セマフォー５８はリセットされているので、プロ グラムは決定ブロック８６に続く。セマフォー６６は、またリセットされている ので、プログラムは続いて、ＤＯＮＥフラグを９２に示しであるように真にセッ トする。プログラムは次に決定ブロック７８に分岐し戻る。

ＤＯＮＥフラグは金具であるから、プログラムは、９４に示すようにセマフォー ５０をリセットする。かくしてプログラムは９６に示すように出てゆき、別のサ イクルを待つ。その時、セマフォー即ちフリップフロップ５０はセットされてい る。

従って、注意すべきことは、マイクロプロセッサ１２は、たった１つの高速入力 端子１４が用いられていてさえも、車輪速さセンサ２６と２８の双方から瞬間的 車輪速さを処理する能力があるということである。従って、４つの高速入力端子 をもつマイクロプロセッサ１２は、たった６つの車輪速さが日常的に必要な全て であるけれども、８つの異る車輪速さと同じ多くの車輪速さを処理可能である。

従って、上記に論じた、複数マイクロプロセツサの使用に関する複雑性が除かれ 、費用を大幅に低減し、そればかりでな（、複数マイクロプロセッサ間の適切な 相互関係に必要なソフトウェアの複雑性をもかなり低減する。

補正書の翻訳文提出書 （特許法第１８４条の８） 平成　年　月　日

Claims (10)

【特許請求の範囲】
1. １．マイクロプロセッサの単一高速入力端子を介して２つの高速信号を処理する 方法であって、前記方法は、前記高速信号の１つを第１の割込み列から成る第１ 割込み信号に変換する段階と、前記高速信号を第２の割込み列から成る第２割込 み信号に変換する段階と、前記の列の何れかからの割込みに応答して前記マイク ロプロセッサにより処理するため、入力信号を前記単一高速入力端子に伝送する 段階と、そして、対応する割込み列からの割込みにおけると同様に、マイクロプ ロセッサに前記入力信号を処理させるため制御信号を前記マイクロプロセッサに 伝送する段階とを更に有することを特徴とする方法。
2. ２．請求項１に記載のマイクロプロセッサの単一高速入力端子における２つの高 速信号を処理する方法であって、前記方法は、もし前期第１及び第２の列からの 割込みが実質的に同時に生ずるならば、前記第１の列からの割込みとして前記入 力信号を処理し、しかる後、前記入力を前記第２の列からの割込みとして処理す る段階を有することを特徴とする方法。
3. ３．請求項１に記載のマイクロプロセッサの単一高速入力端子における２つの高 速信号を処理する方法であって、前記方法は、もし前記入力信号を発生させる割 込みが前記第１の列からであるならば第１制御信号を、そして前記入力信号を発 生させる割込みが前記第２の列からであるならば第２制御信号を前記マイクロプ ロセッサに伝送する段階を有することを特徴とする方法。
4. ４．請求項３に記載のマイクロプロセッサの単一高速入力端子における２つの高 速信号を処理する方法であって、前記方法は、前記第１の列からの割込みとして の前記入力信号の処理の完了の際に前記第１制御信号を終了し、割込みの前記第 ２の列からの割込みとしての前記入力信号の処理の完了の際に前記第２制御信号 を終了する段階を有することを特徴とする方法。
5. ５．マイクロプロセッサの同一高速入力端子における２つの高速信号を処理する 装置であって、高速入力端子と前記高速入力端子に連結された制御手段とを有す るマイクロプロセッサを有し、前記制御手段は前記高速信号の対応する１つを受 信する第１ならびに第２の入力手段と、前記高速信号の何れか１つが処理に利用 可能な場合に入力信号をマイクロプロセッサの高速入力端子に送信する手段と、 前記高速信号の対応する１つを表わす制御信号を前記マイクロプロセッサに伝送 する手段とを有して成り、前記マイクロプロセッサは前記制御信号に応答して高 速入力端子に伝送された入力信号を使用して前記高速信号の対応する１つの信号 として処理することを特徴とする装置。
6. ６．前記制御手段が、マイクロプロセッサの高速入力端子に伝送される前記入力 信号を発生する前記高速信号の双方に応答する切換え装置を有し、前記マイクロ プロセッサは前記高速信号の何れか一方もしくは双方として前記高速信号を処理 するように前記制御信号に応答することを更に特徴として有する請求項５に記載 の２つの高速信号を処理する装置。
7. ７．前記制御手段が一対の切換え機構を有し、前記切換機構のそれぞれは前記高 速信号の対応する１つに応答する入力と、前記制御信号伝送手段に連結される出 力を有し、前記切換機構は、それぞれが対応高速信号に応答して前記マイクロプ ロセッサへ伝送するための対応制御信号を発生することを特徴とする請求項５又 は６に記載の２つの高速信号を処理する装置。
8. ８．前記切換機構のそれぞれが、前記マイクロプロセッサからリセット信号を受 信する手段を有し、前記切換機構は対応するリセット信号に応答して、対応する 制御信号を前記リセット信号の対応する１つに応答して終結し、前記マイクロプ ロセッサは、対応する高速信号に関して入力信号の処理が完了した時、対応する リセット信号を発生することを更に特徴として有する請求項７に記載の２つの高 速信号を処理する装置。
9. ９．前記切換装置が前記マイクロプロセッサからのリセット信号を受信する手段 を有し、前記切換装置は前記の最後に述べたリセット信号に応答して前記入力信 号を終結させ、前記マイクロプロセッサは、前記切換機構の全てがそれらのリセ ット状態に戻ってしまった後に、前記の最後に述べたりセット信号を発生するこ とを更に特徴とする請求項８に記載の２つの高速信号を処理する装置。
10. １０．前記制御手段は、前記高速信号の内の１つを第１の割込み列に変換ししか も他の高速信号を第２の割込み列に変換する変換手段を有し、前記切換手段は前 記割込みを前記高速端子に順次送信し、前記制御手段は、割込みの前記第１もし くは第２の列の何れかからの割込みに応答して前記入力信号を生ずることを更に 特徴とする請求項８に記載の２つの高速信号を処理する装置。