JP2776073B2 - Display drive device and display device - Google Patents
Display drive device and display deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は液晶表示パネルの映像信
号駆動回路を改良した表示駆動装置および表示装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display drive device and a display device having an improved video signal drive circuit for a liquid crystal display panel.
【０００２】[0002]
【従来の技術】図５は従来の駆動回路一体型のアクティ
ブマトリクス液晶表示パネルの駆動回路を示す。即ち、
駆動回路一体型のアクティブマトリクス液晶表示パネル
はデータラインＬ２０１，Ｌ２０２……と電源電圧Ｖ
COM との間に薄膜トランジスタＴＦＴ及び負荷容量ＬＣ
が直列に接続され、前記各薄膜トランジスタＴＦＴのゲ
ートはゲートラインＬ３０１，Ｌ３０２………に接続さ
れる。このゲートラインＬ３０１，Ｌ３０２………はイ
ンバータＩＮを介して走査用シフトレジスタ４に接続さ
れ、この走査用シフトレジスタ４には外部回路５から水
平同期信号φH が加えられる。この水平同期信号φH に
より走査用シフトレジスタ４はゲートラインＬ３０１，
Ｌ３０２………に水平走査信号を加えて、液晶表示パネ
ルの画素である薄膜トランジスタＴＦＴをオンにする水
平走査を行う。前記各データラインＬ２０１，Ｌ２０２
……と映像信号ラインＬ１との間にはスイッチング用の
薄膜トランジスタＴＦＴ１０１，ＴＦＴ１０２……が接
続され、この各薄膜トランジスタＴＦＴ１０１，ＴＦＴ
１０２……と前記各データラインＬ２０１，Ｌ２０２…
…との接続点にはそれぞれ負荷容量ＣL １０１，ＣL １
０２……が接続される。前記映像信号ラインＬ１には外
部回路５から映像信号が加えられる。前記スイッチング
用の薄膜トランジスタＴＦＴ１０１，ＴＦＴ１０２……
のゲートはデータ用シフトレジスタ６に接続され、この
データ用シフトレジスタ６には外部回路５からクロック
信号φS が加えられる。このクロック信号φS によりデ
ータ用シフトレジスタ６はスイッチング用の薄膜トラン
ジスタＴＦＴ１０１，ＴＦＴ１０２……をオンして負荷
容量ＣL １０１，ＣL １０２……に信号電荷を蓄積す
る。2. Description of the Related Art FIG. 5 shows a conventional driving circuit for an active matrix liquid crystal display panel integrated with a driving circuit. That is,
The drive circuit integrated type active matrix liquid crystal display panel has data lines L201, L202,.
COM and thin film transistor TFT and load capacitance LC
Are connected in series, and the gates of the thin film transistors TFT are connected to gate lines L301, L302,... The gate lines L301, L302,... Are connected to a scanning shift register 4 via an inverter IN, to which a horizontal synchronizing signal φ H is applied from an external circuit 5. The horizontal shift signal φ H causes the scanning shift register 4 to shift the gate line L301,
Horizontal scanning is performed by applying a horizontal scanning signal to L302 to turn on a thin film transistor TFT that is a pixel of the liquid crystal display panel. Each of the data lines L201, L202
Are connected between the video signal line L1 and the switching thin film transistors TFT101, TFT102,.
102 and the data lines L201, L202,.
Are connected to load capacitances C L 101 and C L 1 respectively.
02 ... are connected. A video signal is applied to the video signal line L1 from the external circuit 5. The switching thin film transistors TFT101, TFT102,...
Are connected to a data shift register 6, to which a clock signal φ S is applied from an external circuit 5. The data shift register 6 by the clock signal phi S accumulates the signal charges in the load capacitance C L 101, C L 102 ...... turns on the thin film transistor TFT101, TFT102 ...... for switching.
【０００３】而して、映像信号は映像信号ラインＬ１を
通りスイッチング用の薄膜トランジスタＴＦＴ１０１，
ＴＦＴ１０２……のうち、ゲート信号が加えられてオン
された薄膜トランジスタを通って、負荷容量ＣL １０
１，ＣL １０２……に信号電荷を蓄積していた。このよ
うにして負荷容量ＣL １０１，ＣL １０２……に信号電
荷を蓄積する処理を全データラインＬ２０１，Ｌ２０２
……について逐次行い、１走査ライン分の負荷容量ＣL
１０１，ＣL １０２……に信号電荷を蓄積する処理を完
了した時点で走査用シフトレジスタ４からゲートライン
Ｌ３０１，Ｌ３０２………に水平走査信号を加えて選択
された画素すなわち薄膜トランジスタＴＦＴに信号電荷
を伝送していた。A video signal passes through a video signal line L1 and a switching thin film transistor TFT101,
Of the TFTs 102, the load capacitance C L10 passes through the thin film transistors that are turned on by the application of the gate signal.
1, and signal charges were accumulated in C L 102. In this way, the load capacitor C L 101, C L 102 ...... process for accumulating the signal charges to all data lines L201, L202
... Are sequentially performed, and the load capacitance C L for one scanning line is performed.
101, C L 102 ...... to the signal gate line from the scanning shift register 4 charge upon completion of the process of accumulating L301, L302 ......... horizontal scanning signal addition selected pixel or signals charges to the thin film transistor TFT Was transmitting.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、映像信
号をスイッチング用の薄膜トランジスタＴＦＴ１０１，
ＴＦＴ１０２……及び負荷容量ＣL １０１，ＣL １０２
……によりサンプリングするタイミングが先の画面の左
側の薄膜トランジスタＴＦＴ１０１及び負荷容量ＣL １
０１は１走査ライン分のサンプリングが完了するまでに
薄膜トランジスタＴＦＴ１０１のオフ電流により負荷容
量ＣL １０１に蓄積された信号電荷が薄膜トランジスタ
ＴＦＴ１０１を通して映像信号ラインＬ１に放電し、他
のデータラインＬ２０２……への信号に影響を与えるい
わゆるクロストークが発生する虞れがあった。したがっ
て、１走査ライン分のサンプリングが完了するまで負荷
容量ＣL １０１，ＣL １０２……に信号電荷を保持して
おかなければならず、この為、スイッチング用の薄膜ト
ランジスタＴＦＴ１０１，ＴＦＴ１０２……のオフ電流
は極めて微小にすると共に、負荷容量ＣL １０１，ＣL
１０２……は許される限り大きくする必要があった。し
かしながら、駆動回路一体型のアクティブマトリクス液
晶表示パネルの駆動回路は通常ポリシリコンでスイッチ
ング用の薄膜トランジスタＴＦＴ１０１，ＴＦＴ１０２
……が作られる為、オフ電流の制御は極めて困難であっ
た。また、負荷容量ＣL １０１，ＣL １０２……を大き
くすることはスイッチング用の薄膜トランジスタＴＦＴ
１０１，ＴＦＴ１０２……の電流駆動能力を高めること
が必要であり、結局、技術的にはスイッチング用の薄膜
トランジスタＴＦＴ１０１，ＴＦＴ１０２……のオフ電
流を小さくすることと、電流駆動能力を高めることはト
レードオフの関係がある為、極めて製造上困難であっ
た。However, the switching of the video signal to the thin film transistor TFT101,
TFT102 ...... and the load capacitance C L 101, C L 102
The sampling timing is determined by the thin film transistor TFT101 and the load capacitance C L1 on the left side of the previous screen.
Numeral 01 indicates that the signal charge stored in the load capacitance C L 101 is discharged to the video signal line L 1 through the thin film transistor TFT 101 due to the off current of the thin film transistor TFT 101 until the sampling for one scanning line is completed, and to the other data lines L 202. There is a possibility that so-called crosstalk which affects the signals of the above-mentioned may occur. Therefore, should be kept to hold the load capacitance C L 101, C L 102 ...... to the signal charge to the sampling of one scanning line is completed, Thus, a thin film transistor for switching TFT101, TFT102 ...... off The current is made extremely small and the load capacitances C L 101, C L
102 had to be as large as allowed. However, a driving circuit of an active matrix liquid crystal display panel integrated with a driving circuit is usually made of polysilicon and used for switching thin film transistors TFT101 and TFT102.
Because of this, it was extremely difficult to control the off-state current. In addition, the thin film transistor TFT of the load capacitance C L 101, C L 102 to increase the ...... it is switching
It is necessary to increase the current driving capability of the TFTs 101, 102, and so on. In the end, technically, it is a trade-off between reducing the off-state current of the switching thin film transistors TFT101, TFT102, and increasing the current driving capability. , It was extremely difficult to manufacture.
【０００５】本発明は上記の実情に鑑みてなされたもの
で、クロストークが少なく、設計が容易で安定動作を得
ることができる表示駆動装置および表示装置を提供する
ことを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to provide a display driving device and a display device which have less crosstalk, can be easily designed, and can achieve a stable operation.
【０００６】[0006]
【課題を解決するための手段】請求項１記載の発明は、
上記課題を解決するために、複数の画素に共通電位及び
それぞれに応じた映像信号を供給する表示駆動装置にお
いて、 第１所定期間中に、前記共通電位に対して２つの
極性のうちの一方を有するハイ電圧及び前記共通電位に
対して２つの極性のうちの他方を有するロー電圧の２値
データのみから構成される前記複数の画素の表示の選択
のための前記映像信号を順次入力し、前記第１所定期間
後の第２所定期間中に、前記第１所定期間と逆相の電圧
からなる前記映像信号を順次入力し、前記映像信号を保
持する映像信号保持手段と、 前記映像信号保持手段から
出力された前記映像信号を適宜出力する映像信号出力手
段と、 前記共通電位を適宜出力するスイッチング手段
と、 前記第１所定期間及び前記第２所定期間中に、それ
ぞれ前記第１所定期間中に前記映像信号保持手段に入力
された前記映像信号と同一の信号の入力に応じて、前記
映像信号出力手段の前記映像信号の出力と前記スイッチ
ング手段の前記共通電位の出力とのいずれかを選択する
切換用信号を、前記映像信号出力手段及び前記スイッチ
ング手段に出力する切換用信号供給手段と、 を具備する
ものである。 According to the first aspect of the present invention,
In order to solve the above problem, a common potential and a
Display drive devices that supply video signals corresponding to each
And during the first predetermined period, two
High voltage with one of the polarities and the common potential
A low voltage binary having the other of the two polarities
Selection of display of the plurality of pixels composed only of data
For the first predetermined period
During a later second predetermined period, a voltage having a phase opposite to that of the first predetermined period.
The video signals are sequentially input, and the video signals are stored.
A video signal holding means for lifting, from the video signal holding means
A video signal output means for appropriately outputting the output video signal
Stage and switching means for appropriately outputting the common potential
If, during said first predetermined period and said second predetermined time period, it
Input to the video signal holding means during the first predetermined period, respectively.
In response to the input of the same signal as the video signal
Output of the video signal of the video signal output means and the switch
Output of the common potential of the switching means
A switching signal, the video signal output means and the switch
Comprises a switching signal supply means for outputting to the bridging unit, the
Things.
【０００７】[0007]
【作用】本発明は上記手段により、従来のいわゆるサン
プルホールド回路の様なダイナミック回路を用いない
で、論理回路よりなるスタテックな回路でデータライン
駆動回路を構成することにより、クロストークが少な
く、製造条件が緩和されるため、より設計が容易で、安
定な動作を得ることができる。According to the present invention, the data line driving circuit is constituted by a static circuit consisting of a logic circuit without using a dynamic circuit such as a conventional so-called sample-and-hold circuit. Since the conditions are relaxed, design is easier and stable operation can be obtained.
【０００８】[0008]
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【０００９】図３は本発明の一実施例である駆動回路一
体型のアクティブマトリクス液晶表示パネルの駆動回路
を示す概略ブロック図である。即ち、表示駆動素子マト
リクス回路部１１は信号線駆動回路部１２及び走査線駆
動回路部１３により駆動される。尚、これらのすべての
回路は薄膜トランジスタにより構成することができ、す
べての回路を一枚の基板上に形成することができる。FIG. 3 is a schematic block diagram showing a driving circuit of an active matrix liquid crystal display panel integrated with a driving circuit according to an embodiment of the present invention. That is, the display drive element matrix circuit section 11 is driven by the signal line drive circuit section 12 and the scan line drive circuit section 13. Note that all of these circuits can be formed using thin film transistors, and all the circuits can be formed over one substrate.
【００１０】図４は図３の信号線駆動回路部１２の一例
を示すブロック図である。即ち、映像信号走査手段１４
の各出力端子から所定周期毎に表示電圧と非表示電圧の
正負が反転される映像信号を順次出力し、前記映像信号
走査手段１４の各出力端子に対応する出力端子を有する
切換用信号供給手段１５により、前記映像信号が反転非
反転いずれの場合にも同相の制御用信号を前記各出力端
子から順次出力し、前記映像信号走査手段１４と前記切
換用信号供給手段１５の各対応する出力端子に接続され
た表示信号出力手段１６により、前記映像信号走査手段
１４からの出力信号に対応する信号を出力し、前記切換
用信号供給手段１５の各出力端子から出力される信号に
制御されるスイッチング手段１７により、共通電位Ｖ
COM との接続をオン・オフするものである。FIG. 4 is a block diagram showing an example of the signal line drive circuit section 12 of FIG. That is, the video signal scanning means 14
Switching signal supply means having output terminals corresponding to the respective output terminals of the video signal scanning means 14 which sequentially output video signals in which the display voltage and the non-display voltage are inverted in a predetermined cycle from each output terminal. 15, the in-phase control signal is sequentially output from each of the output terminals regardless of whether the video signal is inverted or non-inverted, and the corresponding output terminals of the video signal scanning means 14 and the switching signal supply means 15 are output. A signal corresponding to the output signal from the video signal scanning means 14 is output by the display signal output means 16 connected to the switching signal supply means 15, and the switching is controlled to a signal output from each output terminal of the switching signal supply means 15. By means 17, the common potential V
Turns on / off the connection with COM .
【００１１】尚、前記映像信号走査手段１４，切換用信
号供給手段１５，表示信号出力手段１６およびスイッチ
ング手段１７を薄膜トランジスタを用いて構成するよう
にしてもよい。The video signal scanning means 14, switching signal supply means 15, display signal output means 16 and switching means 17 may be constituted by using thin film transistors.
【００１２】図１は図３の駆動回路の具体例の一部を示
す。即ち、駆動回路一体型のアクティブマトリクス液晶
表示パネルはデータラインＬ２０１，Ｌ２０２………と
電源電圧ＶCOM との間に薄膜トランジスタＴＦＴ及び負
荷容量ＬＣが直列に接続され、前記各薄膜トランジスタ
ＴＦＴのゲートはゲートラインＬ３０１，Ｌ３０２……
…に接続される。このゲートラインＬ３０１，Ｌ３０２
………はインバータＩＮを介して走査用シフトレジスタ
４に接続され、この走査用シフトレジスタ４には外部回
路５０から水平同期信号φH が加えられる。この水平同
期信号φH により走査用シフトレジスタ４はゲートライ
ンＬ３０１，Ｌ３０２………に水平走査信号を加えて、
液晶表示パネルの画素である薄膜トランジスタＴＦＴを
オンにする水平走査を行う。FIG. 1 shows a part of a specific example of the drive circuit of FIG. That is, the active matrix liquid crystal display panel driving circuit integrated type thin film transistor TFT and the load capacitance LC between the data lines L201, L202 ......... a power supply voltage V COM are connected in series, the gate of each thin film transistor TFT gate Lines L301, L302 ...
Connected to ... These gate lines L301, L302
Are connected to a scanning shift register 4 via an inverter IN, and a horizontal synchronizing signal φ H is applied from an external circuit 50 to the scanning shift register 4. The horizontal shift signal φ H causes the scanning shift register 4 to apply a horizontal scanning signal to the gate lines L301, L302,.
Horizontal scanning is performed to turn on a thin film transistor TFT which is a pixel of the liquid crystal display panel.
【００１３】一方、外部回路５０からクロック信号φS
が加えられるデータ用シフトレジスタ６の出力端子はラ
ッチＬＡ１０１，ＬＡ１０２………及びラッチＬＢ１０
１，ＬＢ１０２………の制御端子Ｌに接続され、このラ
ッチＬＡ１０１，ＬＡ１０２………の入力端子Ｉは映像
信号ラインＬ１００に接続され、この映像信号ラインＬ
１００には外部回路５０から二値映像信号が印加され
る。前記ラッチＬＡ１０１，ＬＡ１０２………の出力端
子ＯはトライステートＴＳ１０１，ＴＳ１０２………の
入力端子に接続され、このトライステートＴＳ１０１，
ＴＳ１０２………の出力端子はデータラインＬ２０１，
Ｌ２０２………に接続される。このデータラインＬ２０
１，Ｌ２０２………と電源電圧ＶCOMとの間には薄膜ト
ランジスタＴＦＴ１０１，ＴＦＴ１０２………が接続さ
れる。又、外部回路５０から垂直同期信号φV がＤ型フ
リップフロップＤＦＦのクロック端子ＣＫに加えられ、
このＤ型フリップフロップＤＦＦは反転出力端子￣Ｑが
入力端子Ｄに接続される。前記Ｄ型フリップフロップＤ
ＦＦの出力端子Ｑは排他的ノア回路ＥＮＯＲの一方の入
力端子に加えられ、この排他的ノア回路ＥＮＯＲの他方
の入力端子は前記映像信号ラインＬ１００に接続され
る。前記排他的ノア回路ＥＮＯＲの出力端子は前記ラッ
チＬＢ１０１，ＬＢ１０２………の入力端子Ｉに接続さ
れ、このラッチＬＢ１０１，ＬＢ１０２………の出力端
子Ｏは前記トライステートＴＳ１０１，ＴＳ１０２……
…のイネーブル端子に接続されると共にインバータＩ１
０１，Ｉ１０２………の入力端子に加えられる。このイ
ンバータＩ１０１，Ｉ１０２………の出力端子は前記薄
膜トランジスタＴＦＴ１０１，ＴＦＴ１０２………のゲ
ートに接続される。On the other hand, a clock signal φ S is supplied from an external circuit 50.
, And the output terminals of the data shift register 6 are latches LA101, LA102,.
, LB102... Are connected to a control terminal L, and the latches LA101, LA102... Are connected to a video signal line L100.
100 is supplied with a binary video signal from an external circuit 50. The output terminals O of the latches LA101, LA102,... Are connected to the input terminals of the tristates TS101, TS102,.
The output terminals of TS102 are data lines L201,
L202.... This data line L20
, And L202 are connected to the power supply voltage V COM, and thin film transistors TFT101, TFT102 are connected. Also, the vertical synchronization signal φ V is applied from the external circuit 50 to the clock terminal CK of the D-type flip-flop DFF,
The D-type flip-flop DFF has an inverted output terminal ￣Q connected to the input terminal D. The D-type flip-flop D
The output terminal Q of the FF is applied to one input terminal of an exclusive NOR circuit ENOR, and the other input terminal of the exclusive NOR circuit ENOR is connected to the video signal line L100. An output terminal of the exclusive NOR circuit ENOR is connected to an input terminal I of each of the latches LB101, LB102,..., And an output terminal O of each of the latches LB101, LB102,.
... and an inverter I1
01, I102... Are applied to the input terminals. The output terminals of the inverters I101, I102,... Are connected to the gates of the thin film transistors TFT101, TFT102,.
【００１４】即ち、図２（ａ）に示すような映像信号は
各ラッチＬＡ１０１，ＬＡ１０２………の入力端子Ｉに
入力され、ラッチＬＡ１０１の制御端子Ｌにはデータ用
シフトレジスタ６から図２（ｄ）に示すような信号ＳＲ
１が加えられる。従って、ラッチＬＢ１０１の出力端子
Ｏには図２（ｈ）に示すようなデータＤ１が抽出され
る。That is, a video signal as shown in FIG. 2A is input to the input terminals I of the latches LA101, LA102,..., And the control terminal L of the latch LA101 is supplied from the data shift register 6 to the latch LA101. The signal SR as shown in d)
One is added. Therefore, data D1 as shown in FIG. 2H is extracted from the output terminal O of the latch LB101.
【００１５】一方、図２（ａ）に示すような映像信号は
排他的ノア回路ＥＮＯＲの他方の入力端子に入力され
る。この排他的ノア回路ＥＮＯＲの一方の入力端子には
垂直同期信号φV をＤ型フリップフロップＤＦＦにより
１／２分周した図２（ｂ）に示すような信号Ａが供給さ
れている。従って、排他的ノア回路ＥＮＯＲの出力端子
には例えば図２（ｃ）に示すような偶数フレームでは前
記映像信号と同相、奇数フレームでは前記映像信号と逆
相の信号Ｂが抽出され、この信号ＢはラッチＬＢ１０
１，ＬＢ１０２………の入力端子Ｉに供給される。この
ラッチＬＢ１０１の制御端子Ｌにはデータ用シフトレジ
スタ６から図２（ｄ）に示すような信号ＳＲ１が加えら
れる。従って、ラッチＬＢ１０１の出力端子Ｏには図２
（ｇ）に示すような信号ＥＮ１が出力され、この信号Ｅ
Ｎ１はトライステートＴＳ１０１のイネーブル端子に供
給されると共にインバータＩ１０１を介して薄膜トラン
ジスタＴＦＴ１０１のゲートに供給される。而して、前
記信号ＥＮ１がハイレベルのとき、前記薄膜トランジス
タＴＦＴ１０１のゲートはローレベルとなってオフとな
ると共にトライステートＴＳ１０１のイネーブル端子は
ハイレベルとなってオンとなる為、ラッチＬＡ１０１の
出力データＤ１がデータラインＬ２０１に抽出される。On the other hand, a video signal as shown in FIG. 2A is input to the other input terminal of the exclusive NOR circuit ENOR. One input terminal of the exclusive NOR circuit ENOR is supplied with a signal A as shown in FIG. 2B obtained by dividing the vertical synchronizing signal φ V by １ ／ using a D-type flip-flop DFF. Accordingly, the output terminal of the exclusive NOR circuit ENOR extracts a signal B having the same phase as that of the video signal in the even-numbered frame and the opposite phase of the video signal in the odd-numbered frame as shown in FIG. Is the latch LB10
1, LB102... Are supplied to the input terminal I. A signal SR1 as shown in FIG. 2D is applied from the data shift register 6 to the control terminal L of the latch LB101. Therefore, the output terminal O of the latch LB101 is
A signal EN1 as shown in FIG.
N1 is supplied to the enable terminal of the tristate TS101 and to the gate of the thin film transistor TFT101 via the inverter I101. Thus, when the signal EN1 is at a high level, the gate of the thin film transistor TFT101 goes to a low level to turn off, and the enable terminal of the tristate TS101 goes to a high level to turn on. D1 is extracted to the data line L201.
【００１６】また、図２（ｃ）に示すような信号Ｂはラ
ッチＬＢ１０２の入力端子Ｉに供給され、このラッチＬ
Ｂ１０２の制御端子Ｌにはデータ用シフトレジスタ６か
ら図２（ｅ）に示すような信号ＳＲ２が供給される。し
たがって、ラッチＬＢ１０２の出力端子Ｏには図２
（ｉ）に示すような信号ＥＮ２が出力され、この信号Ｅ
Ｎ２はトライステートＴＳ１０２のイネーブル端子に供
給されると共にインバータＩ１０２を介して薄膜トラン
ジスタＴＦＴ１０２のゲートに供給される。而して、前
記信号ＥＮ２がローレベルのとき、トライステートＴＳ
１０２のイネーブル端子はローレベルとなってハイイン
ピーダンスの開放状態となると共に前記薄膜トランジス
タＴＦＴ１０２のゲートはハイレベルとなってオンとな
る為、データラインＬ２０２は液晶表示パネルの対向電
極と同電位の電源電圧ＶCOM となり、データラインＬ２
０２には図２（ｊ）に示すようなデータＤ２が抽出され
る。A signal B as shown in FIG. 2C is supplied to an input terminal I of a latch LB102.
A signal SR2 as shown in FIG. 2E is supplied from the data shift register 6 to the control terminal L of B102. Therefore, the output terminal O of the latch LB102 is
A signal EN2 is output as shown in FIG.
N2 is supplied to the enable terminal of the tristate TS102 and to the gate of the thin film transistor TFT102 via the inverter I102. Thus, when the signal EN2 is at a low level, the tri-state TS
Since the enable terminal of the TFT 102 goes low to open the high-impedance state and the gate of the thin film transistor TFT102 goes high to turn on, the data line L202 has a power supply voltage of the same potential as the counter electrode of the liquid crystal display panel. V COM and the data line L2
02, data D2 as shown in FIG. 2 (j) is extracted.
【００１７】この様に処理された各データＤ１，Ｄ２…
……をデータラインＬ２０１，Ｌ２０２………にそれぞ
れ対応して供給し、走査用シフトレジスタ４からゲート
ラインＬ３０１，Ｌ３０２………に水平走査信号を加え
て選択された液晶表示パネルの画素すなわち薄膜トラン
ジスタＴＦＴに信号電荷を伝送することによって表示が
できる。即ち、映像信号がハイ状態（映る状態）の時
は、図２（ｈ）に示すデータＤ１のように偶数フレーム
ではハイレベルの電圧が供給され、奇数フレームではロ
ーレベルの電圧が供給され、液晶表示パネルは交流電圧
が印加されることになり表示状態となる。一方、映像信
号がロー状態（映らない状態）の時は、図２（ｊ）に示
すデータＤ２のように薄膜トランジスタＴＦＴ１０１，
ＴＦＴ１０２………を介して液晶表示パネルの対向電極
と同電位の電源電圧ＶCOM が供給されるので液晶表示パ
ネルの両端の電圧は同電位となり表示されない。尚、上
記実施例では表示用と制御用の信号走査手段の走査用シ
フトレジスタは両者兼用としたが、夫々の走査手段にも
たせてもよい。Each of the data D1, D2,.
Are supplied in correspondence with the data lines L201, L202,..., Respectively, and the pixels of the liquid crystal display panel selected by applying a horizontal scanning signal from the scanning shift register 4 to the gate lines L301, L302. Display can be performed by transmitting signal charges to the TFT. That is, when the video signal is in a high state (a reflected state), a high-level voltage is supplied in an even-numbered frame and a low-level voltage is supplied in an odd-numbered frame as shown in data D1 shown in FIG. An AC voltage is applied to the display panel to be in a display state. On the other hand, when the video signal is in a low state (a state in which the image signal is not projected), the thin film transistors TFT101 and TFT101, like data D2 shown in FIG.
TFT102 because ......... the power supply voltage V COM of the opposing electrode at the same potential as the liquid crystal display panel via the supplied voltage across the liquid crystal display panel is not displayed the same potential. In the above-mentioned embodiment, the scanning shift register of the signal scanning means for display and control is used for both, but may be provided for each scanning means.
【００１８】また、上記実施例では駆動回路一体型のア
クティブマトリクス液晶表示パネルの駆動回路とした
が、駆動回路分離型のアクティブマトリクス液晶表示パ
ネルの駆動回路のみの分離型としてもよい。In the above embodiment, the drive circuit of the active matrix liquid crystal display panel integrated with the drive circuit is used. However, the drive circuit of the drive circuit separated type active matrix liquid crystal display panel alone may be used.
【００１９】[0019]
【発明の効果】以上述べたように本発明によれば、従来
のいわゆるサンプルホールド回路の様なダイナミック回
路を用いないで、論理回路よりなるスタテックな回路で
データライン駆動回路を構成することにより、クロスト
ークが少なく、製造条件が緩和されるため、より設計が
容易で、安定な動作を得ることができ、ＯＡ機器等のデ
ィスプレイに応用できる。As described above, according to the present invention, a data line driving circuit is constituted by a static circuit composed of a logic circuit without using a dynamic circuit such as a conventional so-called sample-and-hold circuit. Since crosstalk is small and manufacturing conditions are eased, design is easier, stable operation can be obtained, and the present invention can be applied to displays of OA equipment and the like.
【図１】本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing one embodiment of the present invention.
【図２】図１の各部の信号の一例を示す波形図である。FIG. 2 is a waveform chart showing an example of a signal of each unit in FIG.
【図３】本発明の一実施例を示す概略構成説明図であ
る。FIG. 3 is a schematic configuration explanatory view showing one embodiment of the present invention.
【図４】図３の信号線駆動回路部を示す構成説明図であ
る。FIG. 4 is an explanatory diagram illustrating a configuration of a signal line driving circuit unit in FIG. 3;
【図５】従来の映像表示装置の一部を示す回路図であ
る。FIG. 5 is a circuit diagram showing a part of a conventional video display device.
４…走査用シフトレジスタ、６…データ用シフトレジス
タ、５０…外部回路、ＴＦＴ１０１，ＴＦＴ１０２……
薄膜トランジスタ、ＴＦＴ…薄膜トランジスタ、ＬＣ…
負荷容量、Ｌ２０１，Ｌ２０２……データライン、Ｌ３
０１，Ｌ３０２……ゲートライン、ＬＡ１０１，ＬＡ１
０２，ＬＢ１０１，ＬＢ１０２……ラッチ、ＴＳ１０
１，ＴＳ１０２……トライステート、ＤＦＦ…Ｄ型フリ
ップフロップ、ＥＮＯＲ…排他的ノア回路、Ｉ１０１，
Ｉ１０２……インバータ、Ｉ…インバータ。4 ... scanning shift register, 6 ... data shift register, 50 ... external circuit, TFT101, TFT102 ...
Thin film transistor, TFT ... Thin film transistor, LC ...
Load capacity, L201, L202 ... data line, L3
01, L302... Gate line, LA101, LA1
02, LB101, LB102 ... Latch, TS10
1, TS102... Tristate, DFF ... D-type flip-flop, ENOR ... exclusive NOR circuit, I101,
I102: Inverter, I: Inverter.
Claims (6)
じた映像信号を供給する表示駆動装置において、 第１所定期間中に、前記共通電位に対して２つの極性の
うちの一方を有するハイ電圧及び前記共通電位に対して
２つの極性のうちの他方を有するロー電圧の２値データ
のみから構成される前記複数の画素の表示の選択のため
の前記映像信号を順次入力し、前記第１所定期間後の第
２所定期間中に、前記第１所定期間と逆相の電圧からな
る前記映像信号を順次入力し、前記映像信号を保持する
映像信号保持手段と、 前記映像信号保持手段から出力された前記映像信号を適
宜出力する映像信号出力手段と、 前記共通電位を適宜出力するスイッチング手段と、 前記第１所定期間及び前記第２所定期間中に、それぞれ
前記第１所定期間中に前記映像信号保持手段に入力され
た前記映像信号と同一の信号の入力に応じて、前記映像
信号出力手段の前記映像信号の出力と前記スイッチング
手段の前記共通電位の出力とのいずれかを選択する切換
用信号を、前記映像信号出力手段及び前記スイッチング
手段に出力する切換用信号供給手段と、 を具備することを特徴とする表示駆動装置。 (1)Multiple pixels have a common potential and
Display drive device that supplies the same video signal, During a first predetermined period, two polarities with respect to the common potential
High voltage with one of them and the common potential
Low voltage binary data having the other of the two polarities
Only for the display of the plurality of pixels composed of
Are sequentially input, and the video signal after the first predetermined period is
(2) During the predetermined period, a voltage having a phase opposite to that of the first predetermined period is used.
Input the video signal sequentially and hold the video signal
Video signal holding means, The video signal output from the video signal holding means is
Video signal output means for outputting Switching means for appropriately outputting the common potential, During the first predetermined period and the second predetermined period,
Input to the video signal holding means during the first predetermined period;
In response to the input of the same signal as the video signal
Output of the video signal of the signal output means and the switching
Switching to select one of the common potential outputs of the means
Signal for the video signal output means and the switching
Switching signal supply means for outputting to the means, A display driving device comprising:
段、映像信号出力手段およびスイッチング手段を薄膜ト
ランジスタを用いて構成することを特徴とする請求項１
記載の表示駆動装置。2. The video signal holding means , the switching signal supply means, the video signal output means, and the switching means are constituted by using thin film transistors.
The display driving device as described in the above.
される前記複数の画素を構成する表示駆動素子マトリク
ス回路部を有することを特徴とする表示装置。3. A display device , comprising: a display drive element matrix circuit section forming the plurality of pixels driven by the display drive device according to claim 1.
マトリクス回路部を一枚の基板上に形成することを特徴
とする請求項３記載の表示装置。 4. The display driving device and the display driving element.
The display device according to claim 3, wherein the matrix circuit portion is formed on one substrate.
マトリクス回路部を薄膜トランジスタを用いて構成する
ことを特徴とする請求項３記載の表示装置。 5. The display driving device and the display driving element.
4. The display device according to claim 3, wherein the matrix circuit section is configured using a thin film transistor.
する走査回路と、 ハイ電圧及びロー電圧の２値データのみから構成される
映像信号を前記制御信号に応じて保持するとともに出力
する映像信号保持回路と、 第１周期に前記映像信号と同一の信号及び第２周期に前
記映像信号を反転した信号から構成されるスイッチング
用信号を発生するスイッチング用信号発生回路と、 このスイッチング用信号発生回路より発生した前記スイ
ッチング用信号を前記制御信号に応じて出力するスイッ
チング用信号出力回路と、 前記スイッチング用信号により前記映像信号保持回路か
ら入力された前記映像信号を出力する映像信号出力回路
と、 前記スイッチング用信号により前記映像信号出力回路か
ら前記映像信号が出力されないときに、前記映像信号以
外の電圧値の信号である非映像信号を出力するスイッチ
ング回路と、 を具備することを特徴とする表示駆動装置 。6.Output control signals sequentially from many output terminals
A scanning circuit, Consists of only high voltage and low voltage binary data
Holds and outputs video signal according to the control signal
A video signal holding circuit, The same signal as the video signal in the first cycle and before the second cycle
Switching composed of the inverted video signal
A switching signal generating circuit for generating a switching signal; The switch generated by the switching signal generation circuit.
A switch for outputting a switching signal in response to the control signal.
A signal output circuit for The switching signal causes the video signal holding circuit to
Video signal output circuit for outputting the video signal input from
When, The switching signal causes the video signal output circuit to
When the video signal is not output from the
A switch that outputs a non-video signal that is a signal with an external voltage value
A switching circuit, Display driving device characterized by comprising: .
Priority Applications (1)
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|---|---|---|---|
| JP3186525A JP2776073B2 (en) | 1991-07-25 | 1991-07-25 | Display drive device and display device |
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| JP3186525A JP2776073B2 (en) | 1991-07-25 | 1991-07-25 | Display drive device and display device |
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|---|---|
| JPH0527712A JPH0527712A (en) | 1993-02-05 |
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| JPS6373295A (en) * | 1986-09-17 | 1988-04-02 | 三洋電機株式会社 | Image display device |
| JPS63161495A (en) * | 1986-12-24 | 1988-07-05 | ホシデン株式会社 | Liquid crystal driver |
| JPS63223788A (en) * | 1987-03-13 | 1988-09-19 | 日本電気株式会社 | Drive ic for active matrix display device |
-
1991
- 1991-07-25 JP JP3186525A patent/JP2776073B2/en not_active Expired - Fee Related
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