JP2772202B2 - 磁気ディスク装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばフロッピディ
スクのような記録媒体にデータを記録する磁気ディスク
装置に関するものである。

【０００２】

【従来の技術】図２９は、例えばＣＱ出版株式会社発行
の「フロッピ・ディスク装置のすべて／ＦＤＤ全タイプ
の基礎から応用まで」Ｐ１９３〜Ｐ２００に見られるよ
うな従来の磁気ディスク装置の書き込み／読出系のブロ
ック図であり、図において１は磁気ヘッド２を通して図
示しないフロッピ・デスクのような記録媒体に記録する
記録データ（以下、ＷＤ：ライトデータと記載する）、
３はＷＤ１を分周して分周ライトデータ４を出力するフ
リップフロップ（ＦＦと記載する）、５はライトアンプ
であり、分周ライトデータ４に従ってヘッド書込み電流
５Ａを生成して磁気ヘッド２へ流し書き込み動作を実施
する。

【０００３】６はプリアンプであり、データ読み出時に
磁気ヘッド２に現れるヘッド読出し電圧を増幅し出力信
号７を出力するプリアンプ、８はプリアンプ６の出力信
号７の高周波雑音を除去するフィルタ、１０はフイルタ
８の出力信号９を微分処理し微分信号１１を出力する微
分器、１２は微分信号１１のゼロボルトクロス点を検出
しコンパレータ出力信号１３を出力するゼロボルトコン
パレータ、１４はパルス整形回路であり、コンパレータ
出力信号１３のレベル反転時点でパルスを出力し整形回
路出力信号をリードデータ（以下、ＲＤと記載する）１
５を出力する。

【０００４】次に、図２９に示した従来の磁気ディスク
装置の動作を図３０のタイミングチャートに従って説明
する。ＷＤ１はＦＦ３においた分周され「１」、「０」
の分周ライト信号４ととなってライトアンプ５に入力さ
れる。このライトアンプ５で増幅された分周ライト信号
４は所定レベルのヘッド書込み電流５Ａとなって磁気ヘ
ッド２に流れる。この結果、図示しない記憶媒体の磁化
状態はヘッド書込み電流５Ａと同形に磁化したディスク
残留磁気となる。このデスク残留磁気を磁気ヘッド２で
読み出し、読出し電圧をプリアンプ６にて増幅し後段の
フィルタ８に入力すると、フィルタ８の出力信号９は記
憶媒体中の残留磁気の磁化方向が反転する点にピーク点
を有する。このピーク点はＷＤ１のパルス位置に相当す
る。

【０００５】次に、フィルタ８の出力信号９のゼロボル
トクロス点を検出するため出力信号９を微分器１０に入
力すると、微分器１０はフィルタ出力信号９の変化率が
０となる点を０ボルトに押さえて信号出力するため、微
分信号１１の０ボルト点は出力信号９のピーク点に相当
する。更に微分信号１１を入力するゼロボルトコンパレ
ータ１２は、微分信号１１の０ボルト点を検出する毎に
ゼロボルトコンパレータ１２の出力信号１３のレベルを
反転する。

【０００６】出力信号１３を入力したパルス整形回路１
４は、出力信号１３のレベルがＨからＬまたはＬからＨ
に変化する時点でパルスを発生する。このパルスを時系
列上に揃えると、通常はＷＤ１と同形のＲＤ１５となっ
て出力される。

【０００７】

【発明が解決しようとする課題】従来の磁気ディスク装
置は以上のように構成されているので、高密度記録用の
磁気ヘッドで低密度のＷＤを読み取り磁気媒体に残留磁
気を残した後に、この残留磁気を磁気ヘッドにて読み出
しヘッド読出し電圧にしてフィルタを通すと、磁気ヘッ
ドは記録性能が高いためフィルタ８の出力信号９の波形
は図３０に示す様に急峻になる。

【０００８】この結果、フィルタ８の出力信号９の各ピ
ーク点間に平坦部９１ができるため、微分器１０は各ピ
ーク点ともに平坦部９１を信号変化率０の点とみなし、
ゼロクロスし易くなる疑似ゼロクロス部１１１を微分器
出力信号１１として出力する。更にこの微分器出力信号
１１を入力するゼロクロスコンパレータ１２は正常のゼ
ロクロス部に加え、疑似ゼロクロス部１１１を検出する
毎にコンパレータ出力信号１３のレベルを反転し疑似ゼ
ロクロスパルス１３１を発生する。

【０００９】従って、パルス整形回路は疑似ゼロクロス
パルス１３１を入力する毎に不正データパルス１５１を
発生してＲＤ１５に混入することで、誤ったＲＤ１５を
出力してしまうといった問題点があった。

【００１０】この発明は上記のような問題点を解決する
ためになされたもので、誤読出し情報を発生させること
なく高密度記録用の磁気ヘッドで低密度のデータを記録
させることができる磁気ディスク装置を得ることを目的
とする。

【００１１】

【課題を解決するための手段】請求項１の発明に係る磁
気ディスク装置は、１ビット単位のシリアルパルス列に
変換された記録データのレベル反転検出時に、短周期の
パルス列を生成し前記レベル反転時の記録データに付加
して出力する副パルス発生回路と、この副パルス発生回
路より出力された記録データに従ってヘッド書込み電流
を生成し磁気ヘッドに出力する書込み電流出力部とを備
えたものである。

【００１２】請求項２の発明に係る磁気ディスク装置
は、１ビット単位のシリアルパルス列に変換された記録
データのパルス幅を縮小するパルス幅縮小手段と、この
パルス幅縮小手段より出力された記録データのレベル反
転検出時に、短周期のパルス列を生成し前記レベル反転
時の記録データに付加して出力する副パルス発生回路
と、この副パルス発生回路より出力された記録データに
従ってヘッド書込み電流を生成し磁気ヘッドに出力する
書込み電流出力部とを備えたものである。

【００１３】

【作用】請求項１の発明による磁気ディスク装置は、記
録データのレベル反転時に複数個のパルスを記録データ
に付加してヘッド書込み電流を生成したので、このヘッ
ド書込み電流にて記録媒体に形成される磁化は複数個と
なる。従って複数の磁化状態の合成によって決まるヘッ
ド読出し電圧の波形には平坦部が現れなくなり、よって
疑似クロスパルスの発生を防ぐことができる。

【００１４】請求項２の発明による磁気ディスク装置
は、記録データのパルス幅を狭めることで、この記録デ
ータに従って副パルスを当該副パルスのパルス幅より短
い時間周期で発生させたとしても、各副パルスが重畳し
て消滅することがない。

【００１５】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１は本実施例による磁気ディスク装置の構成を
示すブロック図である。図において図２９と同一符号は
同一または相当部分を示す。図中、１６は副パルス発生
回路であり、１個のＷＤ１を複数個に増加させた副パル
ス信号（以下、ＷＤＦと記載する）１Ａを出力する。
尚、装置の各構成回路からは従来技術の各回路とは異な
る波形の信号が出力されるため、出力信号を示す番号の
後にＡを付して従来技術と実施例とを区別する。またフ
リップフロップ３とライトアンプ５より書込み電流出力
部を構成する。

【００１６】次に、上記構成による本実施例の動作を図
２のタイミングチャートについて説明する。ＷＤ１が副
パルス発生回路１６に入力されとＷＤ１のパルス（論理
１の部分）は３個に増加されＷＤＦ１Ａとして後段のＦ
Ｆ３に入力される。ＦＦ３はＷＤＦ１Ａを分周し、複数
パルスから構成される分周ライト信号４Ａをライトアン
プ５に入力し、増幅した後にヘッド書込み電流５Ｂとし
て磁気ヘッド２へ入力する。この結果、図示しない記憶
媒体の残留磁気には短い周期で磁化方向が反転した短周
期磁化部ができる。

【００１７】前記残留磁気を磁気ヘッド２にて読み出し
プリアンプ６に入力すると、プリアンプ６は図３に示す
様に磁化の反転部毎にピークを有する孤立波形７ａ，７
ｂ，７ｃを合成した傾斜のなだらかな波形を有するプリ
アンプ６の出力信号７Ａを出力する。従って、この出力
信号７Ａを入力されたフィルタ８の出力信号９Ａの波形
は全体としてピーク点とピーク点はなだらかな傾斜で結
ばれることになり、従来のフィルタ８の出力信号９の平
坦部９１は、本実施例では変化率を有する傾斜部９Ａ１
となる。

【００１８】次に、出力信号９Ａのゼロボルトクロス点
を検出するため出力信号９Ａを微分器１０に入力する。
この時、出力信号９Ａの変化率が０となる点は出力信号
９Ａのピーク点のみであるため、微分器１０は出力信号
９Ａのピーク点に合わせた位置にゼロボルトクロス点を
有する微分信号１１Ａを出力する。従って、この微分信
号１１Ａを入力するゼロボルトコンパレータ１２は疑似
ゼロクロスパルスを発生させることなく出力信号１３Ａ
をパルス整形回路１４に入力してＷＤ１と同形のＲＤ１
５を出力する。 尚、図３の各孤立波形７ａ，７ｂ，７
ｃは急峻であるが、これら波形を合成すると波形の幅は
広がる。また合成波形であるプリアンプ７の出力信号７
Ａには多少の歪みはできるが、フィルタ８の作用により
歪みはなくなる。

【００１９】次に、図４は上記副パルス発生回路１６の
構成を示した回路図である。この回路の構成として１６
ー１，１６ー２はＷＤ１入力しそれぞれ時間差をおいて
を遅延出力信号１６ー１Ｓ，１６ー２Ｓを出力する遅延
回路ａ，ｂ、１６ー３は論理和回路であり、ＷＤ１，遅
延出力信号１６−１Ｓ，１６−２Ｓのレベルを反転して
入力して論理和をとる。

【００２０】この回路の動作としては図５のタイミング
チャートに示す様に、ＷＤ１，遅延出力信号１６ー１
Ｓ，遅延出力信号１６−２Ｓの順に各信号が時間差をお
いて論理和回路１６ー３入力されると、各信号は論理反
転され、そして論理和をとつた後に論理和信号を反転し
て順次出力し、ＷＤ１，遅延出力信号１６ー１Ｓ，遅延
出力信号１６−２Ｓの順に各信号を時系列に並べるとＷ
ＤＦ１Ａが出力される。

【００２１】図６は本実施例装置に使用された遅延回路
１８の構成を示す回路図である。図において、１８ー１
は入力信号１８ａが入力される信号線に直列に接続され
た抵抗器、１８ー２は一端が抵抗器１８ー１側に、他端
がグランド側に接続されたキャパシタ、１９はキャパシ
タ１８ー２の端子間電圧を遅延信号１８ｂとし、その信
号レベルに応じて論理（例えばＴＴＬレベルで５Ｖ）レ
ベルの出力信号１８Ｃを出力する論理回路である。

【００２２】次に、図６の遅延回路１８の動作を図７に
示した波形図に従って説明する。ここで、パルス状の入
力信号１８ａが遅延回路１８に入力されると、遅延信号
１８ｂは、抵抗器１８−１とキャパシタ１８−２の積分
動作により、立ち上がり時間、および、立ち下がり時間
が長くなる。一方、遅延信号１８ｂを受ける論理回路１
９は、遅延信号１８ｂの立ち下がり、立ち上がりレベル
としきい値レベルとの大小比較で論理を判別する。この
時遅延信号１８ｂはしきい値をクロスする時間が遅れる
ため論理回路１９の出力信号１８ｃは遅延する。

【００２３】実施例２．図８は請求項２の発明によるパ
ルス幅縮小手段としてのパルススリミング回路１７を含
んだ磁気ディスク装置の全体構成を示すブロック図であ
る。尚、図中図１と同一符号は同一又は相当部分を示
す。図９はパルススリミング回路１７の構成を示す回路
図である。図１０はパルススリミング回路１７の動作説
明を行うタイミングチャートである。パルススリミング
回路１７は、ＷＤ１のレベルを反転するインバータ１７
ー１、ＷＤ１を遅延出力し遅延出力信号１７ー２Ｓを得
る遅延回路１７ー２、レベル反転後のＷＤ１と遅延出力
信号１７ー２Ｓの論理積をとりＷＤＳ（パルス幅を狭め
た後のＷＤ）１７Ｓを出力する論理積回路１７ー３より
構成される。

【００２４】このパルススリミング回路１７の動作と
し、ＷＤ１の出力は遅延回路１７−２で遅延させた後、
インバータ１７−１によって遅延回路１７−２の遅延出
力信号１７−２Ｓと共にに論理積回路１７−３で論理積
がとられることでＷＤ１のパルス幅を狭めたスリミング
パルス（以下、ＷＤＳ）１７Ｓを出力する。ＷＤＳ１７
Ｓが副パルス発生回路１６に入力されと、実施例１と同
様にＷＤ１はパルス（論理１の部分）が３個付加された
ＷＤＦ１Ａとして後段のＦＦ３に入力される。ＦＦ３は
ＷＤＦ１Ａを分周し、複数パルスから構成される分周ラ
イト信号４Ａをライトアンプ５に入力し、増幅した後に
ヘッド書込み電流５Ｂとして磁気ヘッド２へ入力する。
従って、ＷＤ１のパルス幅を狭めたＷＤＳ１７Ｓを使用
することにより、副パルス発生回路１６において使用さ
れる遅延回路の遅延時間を小さくした時に発生するであ
ろう付加パルスの消滅を防ぐことができる。

【００２５】実施例３．図１１は他の回路構成による副
パルス発生回路１６Ａの回路図である。この回路構成と
して１６Ａ−１はＷＤ１を分周して論理レベルの異なる
正転信号１６Ａー１Ｓ，と逆転信号１６Ａー１Ｓ１を出
力するＦＦ、１６Ａー２，１６Ａー３はＷＤ１を遅延出
力し遅延出力信号１６Ａー２Ｓ，１６Ａー３Ｓを論理積
回路１６Ａー６へ出力する遅延回路、１６Ａー４，１６
Ａー５はＷＤ１を遅延出力し遅延出力信号１６Ａー４
Ｓ，１６Ａー５Ｓを論理積回路１６Ａー７へ出力する遅
延回路、１６Ａー８は各論理積回路１６Ａ−６１，６Ａ
−７の論理積信号１６Ａー６Ｓ，１６Ａー７Ｓ，及びＷ
Ｄ１の論理和をとり論理和信号をＷＤＦ１Ａの形で出力
する論理和回路、１６Ａー９はＷＤ１の論理レベルを反
転するインバータである。

【００２６】図１１に示す副パルス発生回路１６Ａの動
作を図１２に示したタイミングチャートに従って説明す
る。インバータ１６Ａ−９で反転されたＷＤ１は遅延回
路１６Ａ−２、遅延回路１６Ａ−３、遅延回路１６Ａ−
４、および、遅延回路１６Ａ−５で遅延させる。一方、
フリップフロップ（以下、ＦＦと記載する）１６Ａ−１
ではＷＤ１をを分周する。ＦＦ１６Ａ−１の正転信号１
６Ａ−１Ｓと、遅延回路１６Ａ−２の遅延出力信号１６
Ａ−２Ｓと、遅延回路１６Ａ−３の遅延出力信号１６Ａ
−３Ｓの３つの信号の論理積を論理積回路で１６Ａ−６
とり、論理積信号１６Ａ−６Ｓを得る。また、ＦＦ１６
Ａ−１の逆転信号１６Ａ−１Ｓ１と、遅延回路１６Ａ−
４の遅延出力信号１６Ａ−４Ｓと、遅延回路１６Ａ−５
の遅延出力信号１６Ａ−５Ｓの論理積を論理積回路で１
６Ａ−７でとり、論理積信号１６Ａ−７Ｓを得る。そし
て、論理積信号１６Ａ−６Ｓと論理積信号１６Ａ−７Ｓ
とＷＤ１の３つの信号の論理和を論理和回路１６Ａー８
でとることでＷＤＦ１Ａを得ることができる。

【００２７】実施例４．図１３は他の回路構成による副
パルス発生回路１６Ｄの回路図である。この回路構成と
して１６Ｄ−１はＬレベルのライトゲート信号１６ＤＧ
を外部より入力するとＷＤ１を分周して論理レベルの異
なる正転信号１６Ｄー１Ｓ，と逆転信号１６Ｄー２Ｓを
出力するＦＦ、１６Ｄー２，１６Ｄー３はＷＤ１を遅延
出力し遅延出力信号１６Ｄー２Ｓ，１６Ｄー３Ｓを論理
積回路１６Ｄー６へ出力する遅延回路、１６Ｄー４，１
６Ｄー５はＷＤ１を遅延出力し遅延出力信号１６Ｄー４
Ｓ，１６Ｄー５Ｓを論理積回路１６Ｄー７へ出力する遅
延回路、１６Ｄー８は各論理積信号１６Ｄー６Ｓ，１６
Ｄー７Ｓ，及びＷＤ１の論理和をとり論理和信号をＷＤ
Ｆ１Ａの形で出力する論理和回路、１６Ｄー９はＷＤ１
の論理レベルを反転するインバータである。

【００２８】図１３に示す副パルス発生回路１６Ｄの動
作を図１４に示したタイミングチャートに従って説明す
る。尚、主な動作に関しては図５に示した副パルス発生
回路の動作と同等なため、ライトゲート信号１６ＤＧの
作用のみに注目して動作説明を行う。図１に示したライ
トアンプ５に入力されるライトゲート信号１６ＤＧがＨ
レベルよりＬレベルに変化すると、インバータ１６Ｄ−
９を介してＦＦ１６Ｄ−１のクロック端子に入力された
ＷＤ１は、分周されＱ端子、Ｑバー端子より正転信号１
６Ｄ−１Ｓ，逆転信号１６Ｄ−１Ｓ１として各論理積回
路１６Ｄ−６１，６Ｄ−７に入力される。そしてその後
の動作によりＷＤＦ１Ａが生成され、次に図１に示すＦ
Ｆ５に入力されてヘッド書込み電流４Ａが出力される。
以上のようにライトゲート信号１６ＤＧにより副パルス
発生回路を作動または停止制御することができる。

【００２９】実施例５．図１５は他の回路構成による副
パルス発生回路１６Ｅの回路図である。この回路構成と
して１６Ｅ−１はＬレベルのライトゲート信号１６ＤＧ
を外部より入力するとＷＤ１を分周して論理レベルの異
なる正転信号１６Ｅー１Ｓ，と逆転信号１６Ｅー２Ｓを
出力するＦＦ、１６Ｅ−２，１６Ｅ−３はそれぞれ正転
信号１６Ｅ−１Ｓ、逆転信号１６Ｅ−１Ｓ１を入力し遅
延して遅延信号１６Ｅ−２Ｓ，１６Ｅ−３Ｓを論理積回
路１６Ｅ−６へ出力する遅延回路、６Ｅ−４，１６Ｅ−
５は同じくそれぞれ正転信号１６Ｅ−１Ｓ，逆転信号１
６Ｅ−１Ｓ１を入力し遅延して遅延信号１６Ｅ−４Ｓ，
１６Ｅ−５Ｓを論理積回路１６Ｅ−７へ出力する遅延回
路、１６Ｅ−８は論理積回路１６Ｅ−６，１６Ｅ−７の
論理積信号１６Ｅ−６Ｓ，１６Ｅ−７Ｓの論理和をとり
論理和信号１６Ｅ−８Ｓを出力する論理和回路、１６Ｅ
−９は論理和信号１６Ｅ−８Ｓと正転信号１６Ｅ−１Ｓ
との排他的論理和をとり排他的信号１６Ｅ−９Ｓをエッ
ジパルス発生回路へ出力する排他的論理和回路である。

【００３０】エッジパルス発生回路の構成として、１６
ＣＡ−１は排他信号１６Ｅ−９Ｓのレベルを反転するイ
ンバータ、１６ＣＡ−２はレベル反転後の排他信号１６
Ｅ−９Ｓの出力を遅延し遅延信号１６ＣＡ−２Ｓを出力
する遅延回路、１６ＣＡ−３は遅延信号１６ＣＡ−２Ｓ
と排他信号１６Ｅ−９Ｓとの排他的論理和をとり排他信
号でなるＷＤＦ１Ａを出力する排他的論理和回路であ
る。

【００３１】図１５に示す副パルス発生回路１６Ｅの動
作説明を図１６に示したタイミングチャートに従って説
明する。尚、主な動作に関しては図８に示した副パルス
発生回路の動作と同等なため、ライトゲート信号１６Ｄ
Ｇの作用のみに注目して動作説明を行う。図１に示した
ライトアンプ５に入力されるライトゲート信号１６ＤＧ
がＨレベルよりＬレベルに変化すると、ＦＦ１６Ｅ−１
のクロック端子に入力されたＷＤ１は、分周されＱ端
子、Ｑバー端子より正転信号１６Ｄ−１Ｓ，逆転信号１
６Ｄ−１Ｓ１として各遅延回路１６Ｅ−２〜６Ｅ−５に
入力される。そしてその後の動作によりＷＤＦ１Ａが生
成され、次に図１に示すＦＦ５に入力されてヘッド書込
み電流４Ａが出力される。以上のようにライトゲート信
号１６ＤＧにより副パルス発生回路を作動または停止制
御することができる。

【００３２】実施例６．図１７は他の回路構成による副
パルス発生回路１６Ｆの回路図である。この回路の動作
としては高密度記録用の磁気ヘッドにより磁気媒体に高
密度の記録を行う際、副パルス発生回路よりＷＤＦ１Ａ
を通常のＷＤ１に切り替えて出力するものである。そし
て回路構成として１６Ｆ−１はＷＤ１を分周して論理レ
ベルの異なる正転信号１６Ｆー１Ｓ，と逆転信号１６Ｆ
ー２Ｓを出力するＦＦ、１６Ｆ−２，１６Ｆ−３はそれ
ぞれ正転信号１６Ｆ−１Ｓ、逆転信号１６Ｆ−１Ｓ１を
入力し遅延して遅延信号１６Ｆ−２Ｓ，１６Ｆ−３Ｓを
論理積回路１６Ｆ−４へ出力する遅延回路、１６Ｆ−
５，１６Ｆ−６は同じくそれぞれ正転信号１６Ｆ−１
Ｓ，逆転信号１６Ｆ−１Ｓ１を入力し遅延して遅延信号
１６Ｆ−５Ｓ，１６Ｆ−６Ｓを論理積回路１６Ｆ−７へ
出力する遅延回路、１６Ｆ−８は論理積回路１６Ｆ−
４，１６Ｆ−７の論理積信号１６Ｆ−４Ｓ，１６Ｆ−７
Ｓの論理和をとり論理和信号１６Ｆ−８Ｓを出力する論
理和回路、１６Ｆ−１０は排他的論理和回路であり、論
理和信号１６Ｆ−８ＳとＭＯＤＥ信号との論理積をとる
論理積回路１６Ｆ−９の論理積信号１６Ｆ−９Ｓと正転
信号１６Ｆ−１Ｓとの排他的論理和をとり排他的信号１
６Ｆ−１０Ｓをエッジパルス発生回路へ出力する。

【００３３】エッジパルス発生回路１６の構成として、
１６ＣＡ−１は排他信号１６Ｆ−１０Ｓのレベルを反転
するインバータ、１６ＣＡ−２はレベル反転後の排他信
号１６Ｆ−９Ｓの出力を遅延し遅延信号１６ＣＡ−２Ｓ
を出力する遅延回路、１６ＣＡ−３は遅延信号１６ＣＡ
−２Ｓと排他信号１６Ｆ−９Ｓとの排他的論理和をとり
排他信号でなるＷＤＦ１Ａを出力する排他的論理和回路
である。

【００３４】図１７に示す副パルス発生回路１６Ｆの動
作説明を図１８に示したタイミングチャートに従って説
明する。尚、主な動作に関しては図８に示した副パルス
発生回路の動作と同等なため、モード信号１６ＦＭの作
用に注目し動作説明を行う。副パルス発生回路１６Ａよ
り通常のＷＤ１をＷＤＦ１Ａとして出力するために、Ｌ
レベルのモード信号１６ＦＭが論理積回路１６Ｆ−９に
入力されると、Ｈレベルの論理積信号１６Ｆ−９Ｓが排
他的論理和回路１６Ｆ−１０に入力される。

【００３５】排他的論理和回路１６Ｆ−１０ではＦＦ１
６Ｆ−１より出力された正転信号１６Ｆ−１Ｓと入力さ
れた論理積信号１６Ｆ−９Ｓとの排他的論理和がとら
れ、正転信号１６Ｆ−１Ｓのレベル反転された排他信号
１６Ｆ−１０Ｓがエッジパルス発生回路１６に出力され
る。このエッジパルス発生回路１６は排他信号１６Ｆ−
１０Ｓと、この排他信号１６Ｆ−１０Ｓのレベルを反転
し遅延出力した排他信号との排他的論理和をとることで
ＷＤ１とおなじ波形モードのＷＤＦ１Ａを生成して出力
することができる。

【００３６】実施例７．図１９は他の回路構成による副
パルス発生回路１６Ｂの回路図と動作説明を行うための
タイミングチャートである。この副パルス発生回路１６
Ｂの構成として１６Ｂ−１はＷＤ１を分周して正転信号
１６Ｂ−１Ｓを遅延回路１６Ｂ−２へ、逆転信号１６Ｂ
−１Ｓ１を遅延回路１６Ｂ−３へ出力するＦＦ、１６Ｂ
−４は遅延出力後の正転信号１６Ｂ−２Ｓ，逆転信号１
６Ｂ−３Ｓとの排他的論理和をとり排他信号１６Ｂ−４
Ｓを出力する排他的論理和回路、１６Ｂ−５は正転信号
１６Ｂ−１Ｓと排他信号１６Ｂ−４Ｓとの排他的論理和
をとり排他信号１６Ｂ−５Ｓをエッジパルス発生回路１
６ＣＡへ出力する排他的論理和回路である。

【００３７】エッジパルス発生回路１６ＣＡの構成とし
て、１６ＣＡ−１は排他信号１６Ｂ−５Ｓのレベルを反
転するインバータ、１６ＣＡ−２はレベル反転後の排他
信号１６Ｂ−５Ｓの出力を遅延し遅延信号１６ＣＡ−２
Ｓを出力する遅延回路、１６ＣＡ−３は遅延信号１６Ｃ
Ａ−２Ｓと排他信号１６Ｃ−５Ｓとの排他的論理和をと
り排他信号でなるＷＤＦ１Ａを出力する排他的論理和回
路である。

【００３８】図１９に示す副パルス発生回路１６Ｂの動
作説明を図２０に示したタイミングチャートに従って説
明する。ＷＤ１はＦＦ１６Ｂ−１で分周する。ＦＦ１６
Ｂ−１の正転信号１６Ｂ−１Ｓを遅延回路１６Ｂ−２で
遅延させ遅延信号１６Ｂ−２Ｓを得る。また、ＦＦ１６
Ｂ−１の逆転信号１６Ｂ−１Ｓ１は遅延回路１６Ｂ−３
で遅延させ遅延信号１６Ｂ−３Ｓを得る。遅延信号１６
Ｂ−２Ｓと遅延信号１６Ｂ−３Ｓを排他的論理和回路１
６Ｂ−４で排他的論理和することで排他信号１６Ｂ−４
Ｓを得る。この排他信号１６Ｂ−４ＳとＦＦ１６Ｂ−１
の正転信号１６Ｂ−１Ｓを排他的論理和回路１６Ｂ−５
で排他的論理和することで排他信号１６Ｂ−５Ｓをエッ
ジパルス発生回路１６ＣＡへ出力する。エッジパルス発
生回路１６ＣＡでは、排他信号１６Ｂ−５Ｓとレベル反
転し遅延出力された遅延信号１６ＣＡ−２Ｓとの排他的
論理和を排他的論理和回路１６ＣＡ−３でとることで、
各信号１６ＣＡ−２Ｓ，１６Ｂ−５Ｓの立ち上がりエッ
ジと立ち下がりエッジがパルス化され、ＷＤＦ１Ａを得
ることができる。

【００３９】実施例８．図２１は他の回路構成による副
パルス発生回路１６Ｃの回路図である。この回路構成と
して１６Ｃ−１はＷＤ１を分周して論理レベルの異なる
正転信号１６Ｃー１Ｓ，と逆転信号１６Ｃー１Ｓ１を出
力するＦＦ、１６Ｃ−２，１６Ｃ−３はそれぞれ正転信
号１６Ｃ−１Ｓ、逆転信号１６Ｃ−１Ｓ１を入力し遅延
して遅延信号１６Ｃ−２Ｓ，１６Ｃ−３Ｓを論理積回路
１６Ｃ−６へ出力する遅延回路、１６Ｃ−４，１６Ｃ−
５は同じくそれぞれ正転信号１６Ｃ−１Ｓ，逆転信号１
６Ｃ−１Ｓ１を入力し遅延して遅延信号１６Ｃ−４Ｓ，
１６Ｃ−５Ｓを論理積回路１６Ｃ−７へ出力する遅延回
路、１６Ｃ−８は論理積回路１６Ｃ−６，１６Ｃ−７の
論理積信号１６Ｃ−６Ｓ，１６Ｃ−７Ｓの論理和をとり
論理和信号１６Ｃ−８Ｓを出力する論理和回路、１６Ｃ
−９は論理和信号１６Ｃ−８Ｓと正転信号１６Ｃ−１Ｓ
との排他的論理和をとり排他的信号１６Ｃ−９Ｓをエッ
ジパルス発生回路１６ＣＡへ出力する排他的論理和回路
である。

【００４０】エッジパルス発生回路１６ＣＡの構成とし
て、１６ＣＡ−１は排他信号１６Ｃ−９Ｓのレベルを反
転するインバータ、１６ＣＡ−２はレベル反転後の排他
信号１６Ｃ−９Ｓの出力を遅延し遅延信号１６ＣＡ−２
Ｓを出力する遅延回路、１６ＣＡ−３は遅延信号１６Ｃ
Ａ−２Ｓと排他信号１６Ｃ−９Ｓとの排他的論理和をと
り排他信号でなるＷＤＦ１Ａを出力する排他的論理和回
路である。

【００４１】図２１に示す副パルス発生回路１６Ｃの動
作説明を図２２に示したタイミングチャートに従って説
明する。まずＷＤ１をＦＦ１６Ｃ−１で分周する。ＦＦ
１６Ｃ−１の正転信号１６Ｃ−１Ｓを遅延回路１６Ｃ−
２と遅延回路１６Ｃ−５で遅延させる。一方、ＦＦ１６
Ｃ−１の逆転信号１６−１Ｓ１を遅延回路１６Ｃ−３と
遅延回路１６Ｃ−４で遅延させる。次に、遅延回路１６
Ｃ−２出力の遅延信号１６Ｃ−２Ｓと遅延回路１６Ｃ−
３の出力である遅延信号１６Ｃ−３Ｓを論理積回路１６
Ｃ−６で論理積し、論理積信号１６Ｃ−６Ｓを得る。ま
た、遅延回路１６Ｃ−４の出力である遅延信号１６Ｃ−
４Ｓと遅延回路１６Ｃ−５の出力である遅延信号１６Ｃ
−５Ｓを論理積回路１６Ｃ−７で論理積し、論理積信号
１６Ｃ−７Ｓを得る。論理積信号１６Ｃ−５Ｓと論理積
信号１６Ｃ−７Ｓを論理和回路１６Ｃ−８で論理和した
論理和信号１６Ｃ−８Ｓと、ＦＦ１６Ｃ−１の正転信号
１６Ｃ−１Ｓを排他的論理和回路１６Ｃ−９で排他的論
理和した排他信号１９Ｃ−９Ｓをエッジパルス発生回路
１６ＣＡに入力することでＷＤＦ１Ａを得ることができ
る。

【００４２】実施例９．図２３は他の回路構成によるエ
ッジパルス発生回路１６ＣＢの回路図である。この回路
構成として、１６ＣＢ−１，１６ＣＢ−２はクロックパ
ルスＣ２によって入力パルスＣ１をサンプリングし正転
信号１６ＣＢ−１Ｓ，１６ＣＢ−２Ｓを排他的論理和回
路１６ＣＢ−３に出力するＦＦ、１６ＣＢ−４は排他的
論理和回路１６ＣＢ−３の排他信号１６ＣＢ−３Ｓの立
ち下がりエッジでセットされ逆転信号１６ＣＢ−４Ｓを
出力するＦＦ、１６ＣＢ−５は入力パルスＣ１の立ち上
がりエッジでセットされ逆転信号１６ＣＢ−５Ｓを出力
するＦＦ、１６ＣＢ−６は入力パルスＣ１の立ち下がり
エッジでセットされ逆転信号１６ＣＢ−６Ｓを出力する
ＦＦ、１６ＣＢ−７は各逆転信号１６ＣＢ−５Ｓ，１６
ＣＢ−６Ｓの論理和をとり論理和信号１６ＣＢ−７Ｓを
ＦＦ１６ＣＢ−４のリセット信号として出力する論理和
回路である。

【００４３】図２３に示すエッジパルス発生回路１６Ｃ
の動作説明を図２４に示したタイミングチャートに従っ
て説明する。エッジパルス発生回路１６ＣＢに入力され
る入力パルスＣ１は高周波のクロックパルスＣ２（図１
には図示せず）により、ＦＦ１６ＣＢ−１とＦＦ１６Ｃ
Ｂ−２にサンプリングされる。また、入力パルスＣ１の
立ち上がりエッジで、ＦＦ１６ＣＢ−５をセットし、同
様に、立ち下がりエッジで、ＦＦ１６ＣＢ−６をセット
する。このセット時に出力されたＦＦ１６ＣＢー１の正
転信号１６ＣＢ−１ＳとＦＦ１６ＣＢ−２の正転信号１
６ＣＢ−２Ｓを排他的論理和回路１６ＣＢ−３で排他的
論理和し、排他信号１６ＣＢ−３Ｓを得る。

【００４４】次に、この排他信号１６ＣＢ−３Ｓの立ち
下がりエッジでＦＦ１６ＣＢ−４をセットする。このセ
ット時に出力されたＦＦ１６ＣＢ−４の逆転信号１６Ｃ
Ｂ−４ＳでＦＦ１６ＣＢ−５とＦＦ１６ＣＢ−６をリセ
ットする。ＦＦ１６ＣＢ−４のリセットはＷＤＦ１Ａで
行う。ＷＤＦ１ＡはＦＦ１６ＣＢ−５の逆転信号１６Ｃ
Ｂ−５ＳとＦＦ１６ＣＢ−６の逆転信号１６ＣＢ−６Ｓ
を論理和回路１６ＣＢ−７で論理和することで得られ
る。

【００４５】実施例１０．図２５は他の回路構成による
エッジパルス発生回路１６ＣＣの回路図である。この回
路構成として、１６ＣＣ−１はクロックパルスＣ２によ
って入力パルスＣ１をサンプリングし、正転信号１６Ｃ
Ｃ−１Ｓを排他的論理和回路１６ＣＣ−２に出力するＦ
Ｆ、１６ＣＣ−３はクロックパルスＣ２によって入力パ
ルスＣ１をサンプリングし正転信号１６ＣＣ−３Ｓを排
他的論理和回路１６ＣＣ−４に出力するＦＦ、１６ＣＣ
−５は各排他的論理和回路１６ＣＣ−２，１６ＣＣ−４
の排他信号１６ＣＣ−２Ｓ，１６ＣＣ−４Ｓの論理和を
とり論理和信号としてＷＤＦ１Ａを出力する論理和回路
である。

【００４６】図２５のエッジパルス発生回路１６ＣＣの
動作説明を図２６に示したタイミングチャートに従って
説明する。ＦＦ１６ＣＣ−１の正転信号１６ＣＣ−１Ｓ
と入力パルスＣ１とを排他的論理和回路１６ＣＣ−２で
排他的論理和し、排他信号１６ＣＣ−２Ｓを得る。ま
た、ＦＦ１６ＣＣ−３の正転信号１６ＣＣ−３Ｓと入力
パルスとを排他的論理回路１６ＣＣ−４で排他的論理和
し、排他信号１６ＣＣ−４Ｓを得る。排他信号１６ＣＣ
−２Ｓと排他信号１６ＣＣ−４Ｓとを論理和回路１６Ｃ
Ｃ−５で論理和することで、ＷＤＦ１Ａを得ることがで
きる。

【００４７】実施例１１．図２７は他の回路構成による
遅延回路１８Ａの回路図である。図において、１８Ａ−
１〜１８Ａ−３はＦＦ（Ｄフリップフロップ）であり、
ＣＫ（クロック）端子にクロックパルス１８ｃが入力さ
れる毎にＤ端子に入力されている信号をＱ端子より正転
信号１８Ａー１Ｓ〜１８Ａー３Ｓとして出力する。

【００４８】次に、図２７の遅延回路１８Ａの動作を図
２８に示したタイミングチャートに従って説明する。入
力信号１８ａは高周波のクロックパルス１８ｃの立ち上
がりでＦＦ１８Ａ−１にサンプリングされる。ＦＦ１８
Ａ−１の正転信号１８Ａ−１Ｓはクロックパルス１８Ｃ
の立ち下がりで次段のＦＦ１８Ａ−２に、同様にサンプ
リングされる。さらに、ＦＦ１８Ａ−２の正転信号１８
Ａ−２Ｓはクロックパルス１８Ｃの立ち上がりで次段の
ＦＦ１８Ａ−３にサンプリングされる。そして結果的Ｆ
Ｆ１８Ａ−３のＦＦ正転信号１８Ａ−３Ｓが遅延信号と
して出力される。なお、上記実施例では挿入する反転電
流の数を１個の場合について説明したがこの発明におい
ては、この個数を限定するものではない。

【００４９】

【発明の効果】請求項１の発明によれば、１ビット単位
のシリアルパルス列に変換された記録データのレベル反
転検出時に、短周期のパルス列を生成し前記レベル反転
時の記録データに付加して出力する副パルス発生回路
と、この副パルス発生回路より出力された記録データに
従ってヘッド書込み電流を生成し磁気ヘッドに出力する
書込み電流出力部とを備えたことで、記録電流に複数個
の反転電流を挿入することで読出し波形に平坦部が発生
しなくなり、その結果、疑似ゼロクロスによるデータの
読み誤りを防ぐことができるという効果がある。

【００５０】請求項２の発明によれば、１ビット単位の
シリアルパルス列に変換された記録データのパルス幅を
縮小するパルス幅縮小手段と、このパルス幅縮小手段よ
り出力された記録データのレベル反転検出時に、短周期
のパルス列を生成し前記レベル反転時の記録データに付
加して出力する副パルス発生回路と、この副パルス発生
回路より出力された記録データに従ってヘッド書込み電
流を生成し磁気ヘッドに出力する書込み電流出力部とを
備えたことで、記録データのパルス幅が副パルスの発生
間隔に比べ長くても副パルス発生回路において確実に副
パルスを発生することができるという効果がある。

【図面の簡単な説明】

【図１】請求項１の発明による磁気ディスク装置の一実
施例を示すブロック図である。

【図２】本実施例における磁気ディスク装置の動作を説
明するタイミングチャートである。

【図３】本実施例における読出波形発生過程を説明する
図である。

【図４】本実施例における磁気ディスク装置の副パルス
発生回路の構成を示す回路図である。

【図５】本実施例おける副パルス発生回路の動作を説明
するタイミングチャートである。

【図６】本実施例における遅延回路の一実施例の構成を
示す回路図である。

【図７】本実施例における遅延回路の動作を説明するタ
イミングチャートである。

【図８】請求項２の発明による磁気ディスク装置の一実
施例を示すブロック図である。

【図９】本実施例によるパルススリミング回路の構成を
示す回路図である。

【図１０】図９のパルススリミング回路の動作を説明す
るタイミングチャートである。

【図１１】他の実施例における副パルス発生回路の構成
を示す回路図である。

【図１２】図１１の副パルス発生回路の動作を説明する
タイミングチャートである。

【図１３】他の実施例における副パルス発生回路の構成
を示す回路図である。

【図１４】図１３の副パルス発生回路の動作を説明する
タイミングチャートである。

【図１５】他の実施例における副パルス発生回路の構成
を示す回路図である。

【図１６】図１５の副パルス発生回路の動作を説明する
タイミングチャートである。

【図１７】他の実施例における副パルス発生回路の構成
を示す回路図である。

【図１８】図１７の副パルス発生回路の動作を説明する
タイミングチャートである。

【図１９】他の実施例における副パルス発生回路の構成
を示す回路図である。

【図２０】図１９の副パルス発生回路の動作を説明する
タイミングチャートである。

【図２１】他の実施例における副パルス発生回路の構成
を示す回路図である。

【図２２】図２１の副パルス発生回路の動作を説明する
タイミングチャートである。

【図２３】他の実施例におけるエッジパルス発生回路の
一構成図である。

【図２４】図２３のエッジパルス発生回路の動作を説明
するタイミングチャートである。

【図２５】他の実施例におけるエッジパルス発生回路の
構成を示す回路図である。

【図２６】図２５のエッジパルス発生回路の動作を説明
するタイミングチャートである。

【図２７】他の実施例における遅延回路の構成を示す回
路図である。

【図２８】図２７の遅延回路の動作を説明するタイミン
グチャートである。

【図２９】従来の磁気ディスク装置の構成を示すブロッ
ク図である。

【図３０】従来の磁気ディスク装置の動作を説明するタ
イミングチャートである。

【符号の説明】

１ ライトデータ ２ 磁気ヘッド ３ フリップフロップ ５ ライトアンプ １６ 副パルス発生回路 １７ パルススリミング回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11B 5/09

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 １ビット単位のシリアルパルス列に変換
   された記録データのレベル反転検出時に、短周期のパル
   ス列を生成し前記レベル反転時の記録データに付加して
   出力する副パルス発生回路と、この副パルス発生回路よ
   り出力された記録データに従ってヘッド書込み電流を生
   成し磁気ヘッドに出力する書込み電流出力部とを備えた
   ことを特徴とする磁気ディスク装置。
2. 【請求項２】 １ビット単位のシリアルパルス列に変換
   された記録データのパルス幅を縮小するパルス幅縮小手
   段と、このパルス幅縮小手段より出力された記録データ
   のレベル反転検出時に、短周期のパルス列を生成し前記
   レベル反転時の記録データに付加して出力する副パルス
   発生回路と、この副パルス発生回路より出力された記録
   データに従ってヘッド書込み電流を生成し磁気ヘッドに
   出力する書込み電流出力部とを備えたことを特徴とする
   磁気ディスク装置。