JP2752098B2 - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体集積回路に関し、特に電源を供給す
る電源ラインおよびグランドラインを有効に活用した半
導体集積回路に関するものである。The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit that effectively utilizes a power supply line for supplying power and a ground line.
（ロ）従来の技術 一般に、特開昭59−84542号公報の如く、複数個の回
路ブロックを同一の半導体基板に形成する半導体集積回
路（１）は、第５図の構成となっている。(B) Prior art In general, as shown in Japanese Patent Application Laid-Open No. 59-84542, a semiconductor integrated circuit (1) in which a plurality of circuit blocks are formed on the same semiconductor substrate has a configuration shown in FIG.
第５図は、ａ乃至ｆの回路ブロックがあり、グランド
ライン（２）は、各ブロックから集積回路の中央部にま
とめられ、左側にあるグランドパッド（GND）に集めら
れている。In FIG. 5, there are circuit blocks a to f, and the ground line (2) is gathered from each block at the center of the integrated circuit and is gathered on the ground pad (GND) on the left side.
また電源ライン（３）は、各ブロックからこの半導体
集積回路（１）の外周部および中央部を経由して、右側
の電源パッド（VCC）に集められている。The power supply line (3) is collected at the right power supply pad (V CC ) from each block via the outer peripheral portion and the central portion of the semiconductor integrated circuit (1).
従って各ブロックａ乃至ｆの側辺には、電源ラインや
グランドラインが設けられている。Therefore, a power supply line and a ground line are provided on the side of each of the blocks a to f.
一方、ブロック間の配線（以下ブロック配線とい
う。）は、このブロック配線（４）と前記電源ライン
（３）やグランドライン（２）との交差や別のブロック
配線（４）との交差を考慮して、設けていた。On the other hand, wiring between blocks (hereinafter referred to as block wiring) takes into consideration the intersection of this block wiring (4) with the power supply line (3) or the ground line (2) or the intersection of another block wiring (4). And it was provided.
（ハ）発明が解決しようとする課題 前述の如き回路ブロックａ乃至ｆは、夫々取り扱う周
波数が異なるため、特に高周波を扱う回路ブロックとそ
の他の回路ブロックとをつなぐブロック配線（４）に高
周波ノイズが浸入し相互干渉が発生してしまう問題があ
った。(C) Problems to be Solved by the Invention Since the above-described circuit blocks a to f handle different frequencies, high-frequency noise is particularly generated in the block wiring (4) connecting the high-frequency circuit block and other circuit blocks. There is a problem that the water enters and mutual interference occurs.
また、ブロック配線（４）は、この配線（４）と電源
ライン（３）やグランドライン（２）との交差や別のブ
ロック配線との交差に考慮を必要とし、設計パターンが
非常に複雑になる問題があった。In addition, the block wiring (4) needs to consider the intersection of the wiring (4) with the power supply line (3) or the ground line (2) or the intersection with another block wiring, and the design pattern becomes very complicated. There was a problem.
（ニ）課題を解決するための手段 電源ライン（11）やグランドライン（12）を、実質的
に同一形状の第１層の電極（20）と第２層の電極（21）
とで構成し、ブロック配線（19）は第１層の電極（20）
の除去領域（22）を介して延在することで解決するもの
である。(D) Means for Solving the Problems The power supply line (11) and the ground line (12) are substantially identical in shape to the first layer electrode (20) and the second layer electrode (21).
And the block wiring (19) is the first layer electrode (20)
The problem is solved by extending through the removal region (22).
また電源ライン（32）やグランドライン（33）を、実
質的に同一形状の第１層の電極（34）、第２層の電極
（35）および第３層の電極（36）で構成し、この第１層
の電極（34）および第２層の電極（35）の除去領域（3
7）を介してブロック配線を延在し、更にこの２層構造
の除去領域（37）に、前記ブロック配線（38）をクロス
オーバーが可能な２層の構成とすることで解決するもの
である。The power supply line (32) and the ground line (33) are composed of a first layer electrode (34), a second layer electrode (35) and a third layer electrode (36) having substantially the same shape, The removal area (3) of the first layer electrode (34) and the second layer electrode (35)
This problem is solved by extending the block wiring through 7) and further forming the block wiring (38) in a two-layer structure capable of crossover in the removal region (37) of the two-layer structure. .
（ホ）作用 前記除去領域（22）にブロック配線を設けると、除去
領域（22）以外の第１層の電極（20）および第２層の電
極（21）はシールド電極としての機能を示すため、回路
ブロック間の相互干渉を防止できる。(E) Function When a block wiring is provided in the removal region (22), the first layer electrode (20) and the second layer electrode (21) other than the removal region (22) exhibit a function as a shield electrode. And mutual interference between circuit blocks can be prevented.
しかもブロック配線によっては、前記電源ラインやグ
ランドラインと同一方向に設け、この配線の両側辺に設
けられた第１層の電極と、この配線の上方に設けられた
第２層の電極によって、遠方同士のブロックをつなぐブ
ロック配線は、相互干渉を防止して設けることができ
る。In addition, depending on the block wiring, it is provided in the same direction as the power supply line and the ground line, and a first layer electrode provided on both sides of the wiring and a second layer electrode provided above the wiring provide a remote location. The block wiring connecting the blocks can be provided while preventing mutual interference.
また前記電源ライン（32）とグランドライン（33）
を、第１層，第２層および第３層の電極（34），（3
5），（36）の３層構造で構成し、この第１層および第
２層の電極（34），（35）の一領域を除去し、この除去
領域（37）にブロック配線（38）を設けることで、前述
と同様に除去領域（37）以外の電極がシールド電極とし
ての機能を果す。The power supply line (32) and the ground line (33)
To the electrodes (34), (3) of the first, second and third layers.
5) and (36), one area of the electrodes (34) and (35) of the first and second layers is removed, and a block wiring (38) is formed in the removed area (37). By providing the above, the electrodes other than the removal region (37) function as the shield electrodes as described above.
しかも除去領域（37）は、第１層および第２層の電極
領域であるので、前記ブロック配線（38）はクロスオー
バー構成ができる。従ってブロック配線のクロス防止を
考慮しないで、ブロックパターンを設計できる。Moreover, since the removal region (37) is the electrode region of the first layer and the second layer, the block wiring (38) can have a crossover configuration. Therefore, a block pattern can be designed without considering the prevention of crossing of the block wiring.
（ヘ）実施例 以下に本発明の実施例を図面を参照しながら詳述して
ゆく。(F) Embodiment Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
本発明は特願昭63−153122号に記載されているマット
分割構造で説明してゆく。The present invention will be described with reference to a mat split structure described in Japanese Patent Application No. 63-153122.
このマット分割構造とは、電源ライン（11）とグラン
ドライン（12）を一組として隣接させて延在した区画ラ
イン（13）を、複数本同一方向に配列して、半導体チッ
プ（14）を実質的に同一サイズの複数個の領域に形成し
たマット（15）を有し、そして半導体チップ（14）に組
み込まれる複数の機能の異なる電子回路ブロックが、整
数個の前記マット（15）に形成されるものである。The mat division structure is such that a plurality of partition lines ( 13 ) extending adjacent to each other as a set of a power supply line (11) and a ground line (12) are arranged in the same direction, and a semiconductor chip (14) is formed. A plurality of electronic circuit blocks having different functions, which are formed in a plurality of regions having substantially the same size and are incorporated in a semiconductor chip (14), are formed in an integral number of the mats (15). Is what is done.
従ってこのマット分割構造は、電子回路ブロック毎に
並行して設計ができるので、設計期間を大幅に短縮で
き、また電子回路ブロックを一定の素子数で分割してマ
ットに形成するため、マット毎の設計が行え、マット毎
に並行設計ができるメリットを有している。Therefore, this mat division structure can be designed in parallel for each electronic circuit block, so that the design period can be greatly shortened. Further, since the electronic circuit block is divided into a fixed number of elements and formed into mats, It has the merit that it can be designed and can be designed in parallel for each mat.
第１図は、半導体チップ（14）の中央に、この半導体
チップ（14）を第１および第２の領域（16），（17）に
実質的に２分割する分割領域（18）と、この分割領域
（18）と直交し、その両側に電源ライン（11）とグラン
ドライン（12）を一組として隣接して延在した区画ライ
ン（13）を複数本同一方向に配列して、前記第１および
第２の領域（16），（17）を実質的に同一サイズの複数
個の領域に分割して形成したものであり、特にここでは
第１の領域（16）を10個に分割し、その内の４個を拡大
したものである。FIG. 1 shows a divided region (18) at the center of a semiconductor chip (14) which substantially divides the semiconductor chip (14) into first and second regions (16) and (17). A plurality of division lines ( 13 ), which are orthogonal to the divided region (18) and extend adjacently on both sides thereof as a set of a power line (11) and a ground line (12), are arranged in the same direction. The first and second regions (16) and (17) are formed by dividing them into a plurality of regions of substantially the same size. In particular, here, the first region (16) is divided into ten regions. , Four of which are enlarged.
破線で示した四角形がマットE,F,G,Hに相当し、この
マットの左側に電源ライン（11）が、右側にグランドラ
イン（12）が設けられている。またマットの下端は、分
割領域（18）に相当する。前記グランドライン（12）
は、半導体チップ（14）周辺に設けられたグランドパッ
ドより延在され、前記分割領域（18）上を介してマット
（15）の右側に延在されている。The squares shown by broken lines correspond to the mats E, F, G, and H. A power supply line (11) is provided on the left side of the mat, and a ground line (12) is provided on the right side. The lower end of the mat corresponds to the divided area (18). The ground line (12)
Extends from a ground pad provided around the semiconductor chip (14), and extends to the right side of the mat (15) via the divided area (18).
一方、電源ライン（11）は、半導体チップ（14）の周
辺に設けられた電源パッドより延在され、図面のマット
の上端（半導体チップ（14）の周辺）を介して、マット
（15）の左側に延在されている。On the other hand, the power supply line (11) extends from a power supply pad provided around the semiconductor chip (14), and is connected to the mat (15) through the upper end of the mat shown in the drawing (around the semiconductor chip (14)). It extends to the left.
本発明の特徴とする点は、前記電源ライン（11）、グ
ランドライン（12）およびマット間をつなぐ斜線でハッ
チングした配線（19）にある。ここで前記電源ライン
（11）およびグランドライン（12）は、第２図に示すよ
うに第１層の電極（20）と第２層の電極（21）より成
り、上面は実質的に同一形状となっている。この第１層
の電極（20）は任意の領域で除去されており、この除去
領域（22）を介してマット間をつなぐ配線（19）が設け
られている。The feature of the present invention lies in the wiring (19) hatched by oblique lines connecting the power supply line (11), the ground line (12), and the mat. Here, the power supply line (11) and the ground line (12) are composed of a first layer electrode (20) and a second layer electrode (21) as shown in FIG. It has become. The electrode (20) of the first layer is removed in an arbitrary region, and a wiring (19) connecting the mats is provided through the removed region (22).
従ってマット（15）をつなぐ配線（19）の両側には、
電源ラインおよびグランドラインの第１層の電極（20）
が配置され、配線（19）の上には電源ラインおよびグラ
ンドラインの第２層の電極（21）が設けられるので、マ
ットからの不要輻射の浸入を防止できる。Therefore, on both sides of the wiring (19) connecting the mat (15)
First layer electrodes for power and ground lines (20)
Are arranged, and the second-layer electrodes (21) of the power supply line and the ground line are provided on the wiring (19), so that intrusion of unnecessary radiation from the mat can be prevented.
特にマットＨの下端より延在される配線は、第２の領
域（17）に形成されるマットへ延在されるので、分割領
域（18）上に設けられているグランドライン（23）の下
を通している。そのため長い距離をシールドしているの
で、マットからの不要輻射の浸入を防止できる。In particular, since the wiring extending from the lower end of the mat H extends to the mat formed in the second region (17), the wiring extends below the ground line (23) provided on the divided region (18). Through. Therefore, since long distances are shielded, intrusion of unnecessary radiation from the mat can be prevented.
このグランドライン（23）は、第３図に示しているよ
うに電源ライン（24）との交差を防止するために、第１
図の×印のハッチング領域で第３層目にクロスオーバー
している。また斜線で示した配線は、第１層に形成され
ており、×印で示したコンタクト領域で、マット内に集
積されているトランジスタ、ダイオード、抵抗およびコ
ンデンサとオーミックコンタクトしている。The ground line (23) is connected to the first power line (24) as shown in FIG.
In the hatched area indicated by x in the figure, the third layer crosses over. The hatched wiring is formed in the first layer, and is in ohmic contact with a transistor, a diode, a resistor, and a capacitor integrated in the mat in a contact region shown by a cross.
次に本発明の第２の実施例を第４図を参照しながら説
明する。第１図と同様に、破線で示した四角形がマット
（31）を示し、ここではマットF,G,Hで示している。こ
のマット（31）の左側には、実線で示す電源ライン（3
2）が、マットの右側には、実線で示すグランドライン
（33）が設けられている。Next, a second embodiment of the present invention will be described with reference to FIG. As in FIG. 1, the squares indicated by broken lines indicate mats (31), and are indicated here by mats F, G, and H. On the left side of this mat (31), the power line (3
2) On the right side of the mat, a ground line (33) indicated by a solid line is provided.
本発明の特徴とする点は、前記電源ライン（32）およ
びグランドライン（33）を第１層，第２層および第３層
の電極（34），（35），（36）で構成することにある。
第３層の電極（36）は実線で示してあり、第１層および
第２層の電極（34），（35）は点でハッチングした領域
であり、実質的に同一形状である。A feature of the present invention is that the power supply line (32) and the ground line (33) are constituted by electrodes (34), (35), and (36) of the first, second, and third layers. It is in.
The third layer electrode (36) is shown by a solid line, and the first and second layer electrodes (34) and (35) are hatched areas and have substantially the same shape.
この第１層および第２層の電極（34），（35）の除去
領域（37）にマット間の配線（38）が設けられている。
この配線の第１層の電極（39）は、一点鎖線で示された
マット内のトランジスタ、ダイオード、抵抗およびコン
デンサ等とコンタクトしており、このコンタクト領域は
×印で示した領域である。Wirings (38) between mats are provided in the removal areas (37) of the electrodes (34) and (35) of the first and second layers.
The first layer electrode (39) of this wiring is in contact with a transistor, a diode, a resistor, a capacitor, and the like in the mat indicated by a dashed line, and this contact region is a region indicated by a cross.
またこの第１層の電極（39）は、前記電源ライン（3
2）やグランドライン（33）と直交しており、この電源
ライン（32）やグランドライン（33）と平行に設けてあ
る２点鎖線で示す前記配線の第２層の電極（40）と×印
でコンタクトしている。The first layer electrode (39) is connected to the power supply line (3
2) perpendicular to the ground line (33) and parallel to the power supply line (32) and the ground line (33). Contact with the mark.
一般に前記電源ライン（32）やグランドライン（33）
は、一番太い幅で形成されているために、細い幅の配線
（38）はこの電源ライン（32）やグランドライン（33）
の下に数本設けられる。またこの電源ライン（32）とグ
ランドライン（33）が隣接して設けてあるので、両方の
領域に実際は４本〜10本ぐらいは設けられる。Generally, the power supply line (32) or ground line (33)
Is formed with the widest width, so the wiring with small width (38) can be connected to this power line (32) or ground line (33).
Several are provided under. Since the power supply line (32) and the ground line (33) are provided adjacent to each other, about 4 to 10 lines are actually provided in both areas.
従って例えばマットＧのパターン配置を変更しても、
従来のようにマット間の配線のクロスを考えずにパター
ン設計が可能であり、このクロスをマットＧの両側にあ
る電源ラインやグランドライン下に設けてあるクロスオ
ーバー構造の第１層および第２層の電極（39），（40）
で回避している。Therefore, for example, even if the pattern arrangement of the mat G is changed,
A pattern can be designed without considering a wiring cross between mats as in the related art, and this cross is formed on a first layer and a second layer of a crossover structure provided below a power supply line and a ground line on both sides of the mat G. Layer electrodes (39), (40)
Is avoiding.
以上述べた実施例は、マット分割構造で説明したが、
第１図および第４図で示した破線を、従来例の如き回路
ブロックに置き換えても良い。従って回路ブロック間に
設けられるブロック配線は、マット間の配線と該当す
る。Although the above-described embodiment has been described with the mat split structure,
The broken lines shown in FIGS. 1 and 4 may be replaced with circuit blocks as in the conventional example. Therefore, the block wiring provided between the circuit blocks corresponds to the wiring between the mats.
（ト）発明の効果 以上の説明からも明らかな如く、本発明は電源ライン
およびグランドラインを有効に活用することによって以
下の効果を有するものである。(G) Effects of the present invention As is apparent from the above description, the present invention has the following effects by effectively utilizing the power supply line and the ground line.
第１に、電源ラインおよびグランドラインを２層構造
とし、第１層の電極（20）の一部を除去し、この除去領
域（22）に配線を延在させることで、この配線のシール
ドを可能とするものである。First, the power supply line and the ground line have a two-layer structure, a part of the electrode (20) of the first layer is removed, and the wiring is extended to the removal region (22), thereby shielding the wiring. It is possible.
第２に、電子回路ブロックまたはマットの一側辺に電
源ラインを、他側辺にグランドラインを設けることで、
この電子回路ブロックまたはマットの間には前記電源ラ
インとグランドラインが設けられるので、この電子回路
ブロックまたはマット間のシールドができる。Second, by providing a power supply line on one side of the electronic circuit block or mat and a ground line on the other side,
Since the power supply line and the ground line are provided between the electronic circuit blocks or mats, a shield between the electronic circuit blocks or mats can be provided.
第３に、前記配線を電源ラインやグランドラインと同
一方向に設ける事で、隣接していない電子回路ブロック
やマット間の配線のシールドが長い距離で有効となる。Third, by providing the wiring in the same direction as the power supply line and the ground line, shielding of wiring between electronic circuit blocks and mats that are not adjacent to each other is effective over a long distance.
第４に、電源ラインおよびグランドラインを３層構造
とし、第１層と第２層の電極（34），（35）の一部を除
去し、この除去領域（37）に電子回路ブロックまたはマ
ット間の配線を設けることで、第１と同じようにこの配
線のシールドが可能となる。Fourth, the power supply line and the ground line have a three-layer structure, a part of the electrodes (34) and (35) of the first and second layers is removed, and an electronic circuit block or mat is formed in the removed area (37). By providing the wiring between them, it becomes possible to shield this wiring in the same manner as in the first case.
更に第１層と第２層の電極（39），（40）で配線が形
成できるので、配線同士のクロスオーバー構成が可能と
なる。Further, since the wiring can be formed by the electrodes (39) and (40) of the first layer and the second layer, a crossover configuration between the wirings is possible.
第５に、電源ラインやグランドラインと同一方向に
は、第２層の電極（40）を設け、この第２層の電極（4
0）と直角方向に第１層の電極（39）を設けることで、
マット間のクロスを防止でき、しかもこの電源ラインや
グランドラインの下層が全てクロスオーバー領域として
活用できる。従って複雑な配置の電子回路ブロックやマ
ットの修正に於いて、配線のクロス防止を考慮して設計
をする必要が無く、単にこのクロスオーバー領域を有効
に活用すれば良く、マット設計が簡単になる。Fifth, a second layer electrode (40) is provided in the same direction as the power supply line and the ground line, and the second layer electrode (4
By providing the first layer electrode (39) in a direction perpendicular to (0)
Crosses between mats can be prevented, and all the layers under the power supply lines and ground lines can be used as crossover areas. Therefore, when correcting an electronic circuit block or mat having a complicated arrangement, it is not necessary to design in consideration of the prevention of wiring crossing, and it is sufficient to simply utilize this crossover region effectively, and the mat design is simplified. .
第１図は本発明の実施例を示す半導体集積回路の平面
図、第２図は第１図のＡ−Ａ′線における断面図、第３
図は第１図のＢ−Ｂ′線における断面図、第４図は本発
明の他の実施例を示す半導体集積回路の平面図、第５図
は従来の半導体集積回路の平面図である。FIG. 1 is a plan view of a semiconductor integrated circuit showing an embodiment of the present invention, FIG. 2 is a sectional view taken along line AA 'of FIG.
FIG. 4 is a sectional view taken along line BB 'of FIG. 1, FIG. 4 is a plan view of a semiconductor integrated circuit showing another embodiment of the present invention, and FIG. 5 is a plan view of a conventional semiconductor integrated circuit.
Claims (3)
この電子回路ブロックに電源を供給する電源ラインおよ
びグランドラインとを備え、 前記電源ラインおよび前記グランドラインは、それぞれ
電気的に接続された実質的に同一形状の第１層の電極と
第２層の電極より成り、 前記電子回路ブロック間をつなぎ、前記電源ラインおよ
び前記グランドラインとクロスするブロック配線は、前
記第１層の電極の除去領域を介して一方の電子回路ブロ
ックから他方の電子回路ブロックへ延在され、前記除去
領域に於いて、前記電源ラインおよび前記グランドライ
ンと同一方向に延在される部分を有することを特徴とし
た半導体集積回路。An electronic circuit block having a plurality of different functions,
A power supply line and a ground line for supplying power to the electronic circuit block, wherein the power supply line and the ground line are electrically connected to a first layer electrode and a second layer of substantially the same shape, respectively. A block wiring that connects the electronic circuit blocks and crosses the power supply line and the ground line, from one electronic circuit block to the other electronic circuit block via the electrode removal region of the first layer; A semiconductor integrated circuit having a portion extending in the same direction as the power supply line and the ground line in the removal region.
この電子回路ブロックに電源を供給する電源ラインおよ
びグランドラインとを備え、 前記電源ラインおよび前記グランドラインは、それぞれ
電気的に接続して積層された実質的に同一形状の第１
層、第２層および第３層の電極より成り、 前記電子回路ブロック間をつなぐブロック配線は、前記
第１層および第２層の電極の除去領域を介して、一方の
電子回路ブロックから他方の電子回路ブロックへ延在さ
れ、 一方の電子回路ブロックから前記第１層の電極の除去領
域を介して隣接する前記電源ラインまたは前記グランド
ラインの領域に延在された後、一旦前記第２層の電極の
除去領域を介して、前記電源ラインまたは前記グランド
ラインと同一方向に延在され、再度前記第１層の電極の
除去領域を介して、他方の電子回路ブロックへ延在され
る事を特徴とした半導体集積回路。2. An electronic circuit block having a plurality of different functions,
A power supply line and a ground line for supplying power to the electronic circuit block, wherein the power supply line and the ground line are electrically connected to each other and stacked in substantially the same shape;
A layer, a second layer, and a third layer of electrodes, and a block wiring connecting the electronic circuit blocks is formed by removing the electrodes of the first and second layers from one electronic circuit block to the other. After extending to an electronic circuit block, extending from one of the electronic circuit blocks to the adjacent power supply line or the ground line region via the first layer electrode removal region, and then temporarily extending to the second layer It extends in the same direction as the power supply line or the ground line via the electrode removal region, and again extends to the other electronic circuit block via the first layer electrode removal region. Semiconductor integrated circuit.
隣接配置した区画ラインを複数本同一方向に配列し、こ
の区画ラインにより実質同一サイズの複数の半導体素子
の配置領域を形成することで、前記配置領域の一方の側
辺に電源ラインを、前記一方の側辺と対向する他方の側
辺にグランドラインを配置し、半導体集積回路に組み込
まれる複数の電子回路ブロックが、整数個の前記配置領
域に形成される半導体集積回路であり、 前記電源ラインおよび前記グランドラインは、それぞれ
電気的に接続された実質的に同一形状の第１層の電極と
第２層の電極より成り、 前記電子回路ブロック間をつなぐブロック配線は、前記
電源ラインの第１層の電極の除去領域およびこの除去領
域と対応した前記グランドラインの第１層の電極の除去
領域を介して一方の電子回路ブロックから他方の電子回
路ブロックへ延在され、除去領域で前記ブロック配線
は、前記電源ラインまたは前記グランドラインと平行な
方向に延在される事を特徴とした半導体集積回路。3. A plurality of division lines arranged adjacently as a set of a power supply line and a ground line are arranged in the same direction, and the division lines form an arrangement region of a plurality of semiconductor elements of substantially the same size. A power supply line is arranged on one side of the arrangement area, and a ground line is arranged on the other side opposite to the one side, and a plurality of electronic circuit blocks incorporated in a semiconductor integrated circuit have an integral number of the arrangement area. Wherein the power supply line and the ground line comprise first and second layer electrodes having substantially the same shape and electrically connected to each other, and wherein the electronic circuit block is provided. The block wiring connecting between the power supply line and the removal area of the first layer electrode of the power supply line and the removal area of the first layer electrode of the ground line corresponding to this removal area. A semiconductor integrated circuit extending from one electronic circuit block to the other electronic circuit block, wherein the block wiring extends in a removal region in a direction parallel to the power supply line or the ground line. .
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| Application Number | Priority Date | Filing Date | Title |
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| JPH0282622A (en) | 1990-03-23 |
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