JP3745176B2

JP3745176B2 - Printed wiring board

Info

Publication number: JP3745176B2
Application number: JP31958199A
Authority: JP
Inventors: 秀穂稲川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1999-11-10
Filing date: 1999-11-10
Publication date: 2006-02-15
Anticipated expiration: 2019-11-10
Also published as: JP2001144205A

Description

【０００１】
【発明の属する技術分野】
本発明は、プリント配線板に関し、特に、多数の端子が平面状に配列された多端子素子が実装されるプリント配線板に関する。
【０００２】
上記多端子素子は、例えばグリッドアレイパッケージタイプのＩＣであり、多端子素子のピン配置、並びにプリント配線板のランド及びパターンの配置を工夫することにより、プリント配線板の電子回路の安定動作と低放射ノイズ特性とを実現するものである。
【０００３】
【従来の技術】
近年、ＩＣの高集積化に伴い１チップ当たりのピン数が増大し、そのため、グリッドアレイパッケージが多く使用されるようになっている。
【０００４】
通常グリッドアレイパッケージは、グリッド上に均等間隔で真円の電極ピン（接合ランド）を並べた構造になっており、電極ピンはボールが付くものとボールが付かないものとがある。またグリッドアレイパッケージには、エリア内の全てのグリッドにピンを配置したフルグリッドタイプと、外周の複数列のグリッドにピンが配置され、内側のグリッドにはピンが配置されないペリフェラルタイプとがある。何れのタイプも、ピンが１．２７ｍｍや０．８ｍｍの一定の間隔で並んでいることと、接合に用いられるランド形状が真円であることが共通する。
【０００５】
【発明が解決しようとする課題】
ところで、グリッドアレイパッケージにおいて、この様にピンが均等間隔で何列にも渡って並んでいると、該グリッドアレイパッケージが実装されるプリント配線板において、該基板に設けられた各実装ランドからプリント配線板上を外部に引き出される信号パターンが、実装ランド間を埋め尽くしてしまうことになる。
【０００６】
一方、ペリフェラルタイプのグリッドアレイパッケージにおけるピン群の内側でピンのない領域が対向するプリント配線板上の領域には第１のグラウンドパターン（以下「ＧＮＤパターン」という）が設けられる。この第１のＧＮＤパターンは、ＩＣチップ内のグラウンドと最も強く結合する部分である。また、グリッドアレイパッケージのピン群の外側領域が対向するプリント配線板上の領域に第２のＧＮＤパターンが設けられる。この第２のＧＮＤパターンの周辺には信号パターンが引き出されて、第２のＧＮＤパターンの間を通過する。
【０００７】
上述のように、信号パターンが実装ランド間を埋め尽くしてしまうと、第１のＧＮＤパターンと第２のＧＮＤパターンとを接続するパターンを設けることが難しくなる。第１のＧＮＤパターンと第２のＧＮＤパターンとの接続が行われないと、電源／ＧＮＤの安定性を損なうおそれがあり、ＩＣ回路が誤動作したり、規格値をオーバーした放射ノイズが発生する可能性がある。
【０００８】
本発明はこのような問題点に鑑みてなされたものであって、多端子素子がプリント配線板に実装されたときに、電源／ＧＮＤの安定性を保持し、回路の誤動作や、大きな放射ノイズの発生の防止を図ったプリント配線板を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明によれば、ペリフェラルタイプの多端子素子が実装される多数のランドを平面状に配列したプリント配線板において、前記ランドのうち、前記多端子素子の複数のグラウンド端子が実装される複数のグラウンドランドを、前記多数のランドの内側から外側に向けて放射状に配列し、前記多端子素子に電源を供給するための複数の電源ランドを、前記グラウンドランドの列の両端のランドに隣接して配置し、前記複数のグラウンドランドはグラウンドパターンにより接続されており、外縁側に位置する前記グラウンドランドと前記電源ランドとは、前記プリント配線板の表面に配置されたバイパスコンデンサにより接続されており、内縁側に位置する前記グラウンドランドと前記電源ランドとはバイアホールを介して、前記プリント配線板の裏面に配置されたバイパスコンデンサにより接続されていることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
【００１２】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係るグリッドアレイパッケージを搭載したプリント配線板を示す図である。
【００１３】
図中、プリント配線板上のグリッドアレイパッケージが搭載されるエリア１には、グリッドアレイパッケージの信号ピンが実装される多数の信号ピン実装ランド（例えば２）、グリッドアレイパッケージの電源ピンが実装される多数の電源ピン実装ランド（例えば３）、グリッドアレイパッケージのＧＮＤピンが実装される多数のＧＮＤピン実装ランド（例えば４）が設けられる。なお予め、グリッドアレイパッケージ側では、これらの信号ピン実装ランド、電源ピン実装ランド、ＧＮＤピン実装ランドに対応する各位置に、信号ピン、電源ピン、ＧＮＤピンがそれぞれ設けられているものとする。
【００１４】
ＧＮＤピン実装ランド（例えば４）は、グリッドアレイパッケージの四隅および各辺中央に略放射状に、列をなして配置されており、この配列に沿って太いＧＮＤパターン（例えば６）が略放射状に配置されている。また、電源ピン実装ランド（例えば３）も各辺中央で放射列状に配置され、この配列に沿って太い電源パターン（例えば５）が略放射状に配置されている。電源パターンは更に、四隅にあるＧＮＤパターンの内端及び外端の付近に位置する電源ピン実装ランドにも配置される。
【００１５】
さらに、グリッドアレイパッケージの外側領域における電源パターン及びＧＮＤパターンの各々には、両者間にバイパスコンデンサ（例えば７）が実装される。これらのバイパスコンデンサは、プリント配線板のグリッドアレイパッケージ搭載面側に実装される。また、グリッドアレイパッケージの内側領域における電源パターン及びＧＮＤパターンの各々には、バイアホール（例えば９）を介して両者間にバイパスコンデンサ（例えば８）が実装される。これらのバイパスコンデンサは、プリント配線板のグリッドアレイパッケージ搭載面と反対側に実装される。
【００１６】
図６は、図１に示すプリント配線板の一部を拡大して模式的に示した図である。すなわち、信号ピン実装ランド（例えば２）からそれぞれ信号パターン（例えば１０）がプリント配線板上のグリッドアレイの外側領域（図６の下側）へ引き出されており、信号ピン実装ランド間を抜けるように配線されている。電源ピン実装ランド（例えば３）及びＧＮＤピン実装ランド（例えば４）は放射列状に配置されているため、充分太いパターン幅の電源パターン５及びＧＮＤパターン６が、プリント配線板上のグリッドアレイパッケージ搭載面で、グリッドアレイパッケージの内側領域（図６の上側）と外側領域とを接続している。さらに電源パターン５とＧＮＤパターン６との間には、グリッドアレイパッケージの内側領域及び外側領域においてそれぞれ、バイパスコンデンサの実装ランド（例えば１１，１２）が配置されている。
【００１７】
これによって、グリッドアレイパッケージの内側領域と外側領域との電源／ＧＮＤに関する接続を、信号パターンのバイアホールによって切れ切れになった他層の電源／ＧＮＤパターンを頼ることなく、プリント配線板のグリッドアレイパッケージ搭載面において良好に確保でき、且つバイパスコンデンサと電源／ＧＮＤピンとの間のインダクタンス成分を小さくすることができ、放射ノイズの低減を十分に行うことができる。
【００１８】
さらに、充分太いＧＮＤパターン６に沿うようにクロック信号パターン１３を配置することができ、これによって、ＧＮＤパターン６がクロック信号パターン１３に対してガードＧＮＤとして作用し、放射ノイズの発生を防止している。
【００１９】
これに対して、図２に示すような従来のグリッドアレイパッケージ搭載用プリント配線板では、電源ピン実装ランド（例えば１０３）及びＧＮＤピン実装ランド（例えば１０４）が放射列状に連なって配置されていないため、プリント配線板上のグリッドアレイパッケージを搭載する領域１０１に配置される電源パターン（例えば１０５）及びＧＮＤパターン（例えば１０６）は、信号ピン実装ランド（例えば１０２）間を細々と配線されることになり、グリッドアレイパッケージの内側領域と外側領域との接続性を充分確保できないことになる。また同時に、電源／ＧＮＤピンとバイパスコンデンサとの間の配線も細くなる傾向にあり、その結果、それらの経路で大きなインダクタンス成分を持ってしまい、放射ノイズの低減を十分にできなくなる可能性がある。
【００２０】
なお、図２において、１０７，１０８はバイパスコンデンサ、１０９はバイアホールである。
【００２１】
（第２の実施の形態）
図３は、本発明の第２の実施形態に係るグリッドアレイパッケージを搭載したプリント配線板を示す図である。
【００２２】
図中、プリント配線板上のグリッドアレイパッケージが搭載されるエリア２１には、グリッドアレイパッケージの信号ピンが実装される多数の信号ピン実装ランド（例えば２２）、グリッドアレイパッケージの電源ピンが実装される多数の電源ピン実装ランド（例えば２３）、グリッドアレイパッケージのＧＮＤピンが実装される多数のＧＮＤピン実装ランド（例えば２４）が設けられる。なお予め、グリッドアレイパッケージ側では、これらの信号ピン実装ランド、電源ピン実装ランド、ＧＮＤピン実装ランドに対応する各位置に、信号ピン、電源ピン、ＧＮＤピンがそれぞれ設けられているものとする。
【００２３】
電源ピン実装ランド（例えば２３）及びＧＮＤピン実装ランド（例えば２４）は各々、グリッドアレイパッケージの各辺中央に略放射状に、列をなして配置されており、これらの配列に沿って太い電源パターン（例えば２５）及びＧＮＤパターン（例えば２６）が略放射状に配置されている。また、グリッドアレイパッケージの外側領域における電源パターン及びＧＮＤパターンの各々には、両者間にバイパスコンデンサ（例えば２７）が実装される。これらのバイパスコンデンサは、プリント配線板のグリッドアレイパッケージ搭載面側に実装される。また、グリッドアレイパッケージの内側領域における電源パターン及びＧＮＤパターンの各々には、バイアホール（例えば２９）を介して両者間にバイパスコンデンサ（例えば２８）が実装される。これらのバイパスコンデンサは、プリント配線板のグリッドアレイパッケージ搭載面と反対側に実装される。
【００２４】
第２の実施の形態においても、充分太いパターン幅の電源パターン（例えば２５）及びＧＮＤパターン（例えば２６）が、プリント配線板上のグリッドアレイパッケージ搭載面で、グリッドアレイパッケージの内側領域と外側領域とを接続している。さらに電源パターン（例えば２５）とＧＮＤパターン（例えば２６）との間には、グリッドアレイパッケージの内側領域及び外側領域においてそれぞれ、バイパスコンデンサ（例えば２８，２７）が配置されている。
【００２５】
これによって、グリッドアレイパッケージの内側領域と外側領域との電源／ＧＮＤに関する接続を、プリント配線板のグリッドアレイパッケージ搭載面において良好に確保でき、且つバイパスコンデンサと電源／ＧＮＤピンとの間のインダクタンス成分を小さくすることができ、放射ノイズの低減を十分に行うことができる。
【００２６】
図７は、第２の実施形態におけるグリッドアレイパッケージ、プリント配線板、及びバイパスコンデンサの相互の位置関係を示す俯瞰図である。
【００２７】
図中、１５はグリッドアレイパッケージのべース基板であり、１７はプリント配線板である。べース基板１５の上面にはＩＣチップ１４が配され、プリント配線板１７と向かい合うべース基板１５の下面には多数の接続ランド（例えば１６、破線表示）が配されている。
【００２８】
こうしたグリッドアレイパッケージがプリント配線板１７に搭載され、各接続ランド（例えば１６）が実装ランド（例えば２３，２４）に実装される。グリッドアレイパッケージの外側領域にあるバイパスコンデンサ（例えば２７）はプリント配線板１７の上側面に、グリッドアレイパッケージの内側領域にあるバイパスコンデンサ（例えば２８、破線表示）はプリント配線板１７の下側面に実装される。
【００２９】
（第３の実施の形態）
図４は、本発明の第３の実施形態に係るグリッドアレイパッケージを搭載したプリント配線板を示す図である。
【００３０】
図中、プリント配線板上のグリッドアレイパッケージが搭載されるエリア３１には、グリッドアレイパッケージの信号ピンが実装される多数の信号ピン実装ランド（例えば３２）、グリッドアレイパッケージの電源ピンが実装される多数の電源ピン実装ランド（例えば３３）、グリッドアレイパッケージのＧＮＤピンが実装される多数のＧＮＤピン実装ランド（例えば３４）が設けられる。なお予め、グリッドアレイパッケージ側では、これらの信号ピン実装ランド、電源ピン実装ランド、ＧＮＤピン実装ランドに対応する各位置に、信号ピン、電源ピン、ＧＮＤピンがそれぞれ設けられているものとする。
【００３１】
ＧＮＤピン実装ランド（例えば３４）は、グリッドアレイパッケージの四隅に略放射状に、列をなして配置されており、この配列に沿って太いＧＮＤパターン（例えば３６）が略放射状に配置されている。また、グリッドアレイパッケージの四隅にあるＧＮＤパターン（例えば３６）の内端及び外端の付近に位置する電源ピン実装ランドに、太い電源パターン（例えば３５）が配置される。
【００３２】
さらに、グリッドアレイパッケージの外側領域における電源パターン及びＧＮＤパターンの各々には、両者間にバイパスコンデンサ（例えば３７）が実装される。これらのバイパスコンデンサは、プリント配線板のグリッドアレイパッケージ搭載面側に実装される。また、グリッドアレイパッケージの内側領域における電源パターン及びＧＮＤパターンの各々には、バイアホール（例えば３９）を介して両者間にバイパスコンデンサ（例えば３８）が実装される。これらのバイパスコンデンサは、プリント配線板のグリッドアレイパッケージ搭載面と反対側に実装される。
【００３３】
第３の実施の形態においても、充分太いパターン幅のＧＮＤパターン（例えば３６）が、プリント配線板上のグリッドアレイパッケージ搭載面で、グリッドアレイパッケージの内側領域と外側領域とを接続している。さらに電源パターン（例えば３５）とＧＮＤパターン（例えば３６）との間には、グリッドアレイパッケージの内側領域及び外側領域においてそれぞれ、バイパスコンデンサ（例えば３８，３７）が配置されている。
【００３４】
これによって、グリッドアレイパッケージの内側領域と外側領域とのＧＮＤに関する接続を、プリント配線板のグリッドアレイパッケージ搭載面において良好に確保でき、且つバイパスコンデンサと電源／ＧＮＤピンとの間のインダクタンス成分を小さくすることができ、放射ノイズの低減を十分に行うことができる。
【００３５】
（第４の実施の形態）
図５は、本発明の第４の実施形態に係るグリッドアレイパッケージを搭載したプリント配線板を示す図である。第４の実施形態の構成は、基本的に第１の実施形態の構成と同じであるので、同一構成部分には同一の参照符号を付して、その説明を省略する。
【００３６】
第４の実施形態では、グリッドアレイパッケージの内側領域に対向するプリント配線板上の領域の中央付近に、複数のＧＮＤピン実装ランド（例えば１８）を新たに設ける。なお予め、グリッドアレイパッケージ側では、これらのＧＮＤピン実装ランドに対応する各位置にＧＮＤピンが設けられているものとする。ＧＮＤピンは、グリッドアレイパッケージ内のＩＣチップ上のＧＮＤパターンと直結する。
【００３７】
これらのＧＮＤピン実装ランド（例えば１８）は、図示を省略するが、ＧＮＤパターン（例えば６）に接続されるものとする。
【００３８】
これにより、ＩＣチップ上のＧＮＤパターンとグリッドアレイパッケージ外側のプリント配線板上に位置するＧＮＤパターンとがより強く接続されることになる。
【００３９】
（第５の実施の形態）
図８は、本発明の第５の実施形態に係るグリッドアレイパッケージを搭載したプリント配線板を示す図である。
【００４０】
第５の実施形態の構成は、基本的に第１の実施形態の構成と類似する。すなわち、第５の実施形態におけるエリア４１、信号ピン実装ランド（例えば４２）、電源ピン実装ランド（例えば４３）、ＧＮＤピン実装ランド（例えば４４）、電源パターン（例えば４５）、ＧＮＤパターン（例えば４６）、バイパスコンデンサ（例えば４７，４８）、バイアホール（例えば４９）は、第１の実施形態におけるエリア１、信号ピン実装ランド（例えば２）、電源ピン実装ランド（例えば３）、ＧＮＤピン実装ランド（例えば４）、電源パターン（例えば５）、ＧＮＤパターン（例えば６）、バイパスコンデンサ（例えば７，８）、バイアホール（例えば９）にそれぞれ対応し、作用効果も同じである。
【００４１】
ただし、第５の実施形態では、電源ピン実装ランド（例えば４３）及びＧＮＤピン実装ランド（例えば４４）の各配列間隔を、信号ピン実装ランド（例えば４２）に比べて狭くして多くのランドを配列している。また、グリッドアレイパッケージの各辺の中央部分に設けられる電源ピン実装ランド（例えば４３）及びＧＮＤピン実装ランド（例えば４４）に関してはランドのサイズを小さくして、より多くのランドを配列できるようにしている。なお予め、グリッドアレイパッケージ側では、これらの電源ピン実装ランド、ＧＮＤピン実装ランドに対応する各位置に、電源ピン、ＧＮＤピンがそれぞれ設けられているものとする。
【００４２】
このように、電源ピン及びＧＮＤピンの数を多くすることにより、ＩＣチップ上の電源／ＧＮＤパターンとプリント配線板上の電源／ＧＮＤパターンとの接続性を高めることが可能となる。
【００４３】
なお、実装ランド（またはピン）の配列間隔を狭くすると、通常は半田等の接続材がブリッジして回路的問題となるが、電源ピン実装ランド（または電源ピン）及びＧＮＤピン実装ランド（またはＧＮＤピン）では、配列間隔を狭くしてブリッジが発生しても、そうした問題は発生しない。
【００４４】
【発明の効果】
以上詳述したように本発明によれば、多数の端子が平面状に配列されたペリフェラルタイプの多端子素子において、多数の端子内のグラウンドに接続される複数のグラウンド端子が、前記多数の端子の内側から外側に向けて少なくとも１列に配列される。
【００４５】
また、こうしたペリフェラルタイプの多端子素子が実装される多数のランドを平面状に配列したプリント配線板において、前記ランドのうち、前記多端子素子の複数のグラウンド端子が実装される複数のグラウンドランドを、前記多数のランドの内側から外側に向けて少なくとも１列配列し、グラウンドパターンにより前記複数のグラウンドランドを接続すると共に、前記多数のランドの内側に形成されたグラウンドと、前記多数のランドの外側に形成されたグラウンドとを接続する。
【００４６】
これにより、プリント配線板における多端子素子が実装される平面領域の外側に位置するグラウンドパターンと内側に位置するグラウンドパターンとの接続性が向上する。
【００４７】
また、多端子素子において、放射列状に配列されグラウンド端子列に沿って電源端子列を設け、プリント配線板においても、電源端子列に対応する電源ランド列及び該電源ランド列を接続する電源パターンを設ける。
【００４８】
これにより、プリント配線板における多端子素子が実装される平面領域の外側に位置する電源パターンと内側に位置する電源パターンとの接続性が向上する。
【００４９】
こうした多端子素子が実装される平面領域の内外におけるグラウンド及び電源の良好な接続性は、デジタル信号の伝送波形の安定性を確保することに役立つ。
【００５０】
また、多端子素子が実装される平面領域の外側において、電源パターンとグラウンドパターンとの間にバイパスコンデンサを実装し、一方、多端子素子が実装される平面領域の内側であって、多端子素子実装面と反対側において、電源パターンとグラウンドパターンとの間にバイパスコンデンサを実装する。
【００５１】
これにより、放射ノイズ抑制用のバイパスコンデンサを効果的に作用させられる。
【００５２】
かくして、多端子素子を搭載する場合はプリント配線板を多層構成にしなければならないという常識を覆し、２層板や片面板でも充分多端子素子を搭載でき、安定した動作を確保すると共に、高い品質も保証し得るものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るグリッドアレイパッケージを搭載したプリント配線板を示す図である。
【図２】従来のグリッドアレイパッケージ搭載用プリント配線板を示す図である。
【図３】本発明の第２の実施形態に係るグリッドアレイパッケージを搭載したプリント配線板を示す図である。
【図４】本発明の第３の実施形態に係るグリッドアレイパッケージを搭載したプリント配線板を示す図である。
【図５】本発明の第４の実施形態に係るグリッドアレイパッケージを搭載したプリント配線板を示す図である。
【図６】図１に示すプリント配線板の一部を拡大して模式的に示した図である。
【図７】第２の実施形態におけるグリッドアレイパッケージ、プリント配線板、及びバイパスコンデンサの相互の位置関係を示す俯瞰図である。
【図８】本発明の第５の実施形態に係るグリッドアレイパッケージを搭載したプリント配線板を示す図である。
【符号の説明】
１エリア
２信号ピン実装ランド
３電源ピン実装ランド
４ＧＮＤピン実装ランド
５電源パターン
６ＧＮＤパターン
７バイパスコンデンサ
８バイパスコンデンサ
９バイアホール[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a print wiring board, in particular, it relates to a printed wiring board which many terminals are multi-terminal element which is arranged in a plane being implemented.
[0002]
The multi-terminal element is, for example, a grid array package type IC. By devising the pin arrangement of the multi-terminal element and the land and pattern arrangement of the printed wiring board, stable operation of the electronic circuit of the printed wiring board can be reduced. This achieves radiation noise characteristics.
[0003]
[Prior art]
In recent years, with the high integration of ICs, the number of pins per chip has increased, and as a result, many grid array packages have been used.
[0004]
Usually, the grid array package has a structure in which circular electrode pins (joint lands) are arranged at regular intervals on the grid, and there are electrode pins with or without balls. The grid array package includes a full grid type in which pins are arranged in all the grids in the area and a peripheral type in which pins are arranged in a plurality of outer peripheral grids and no pins are arranged in the inner grid. Both types have the common feature that the pins are arranged at regular intervals of 1.27 mm and 0.8 mm, and the land shape used for joining is a perfect circle.
[0005]
[Problems to be solved by the invention]
By the way, in the grid array package, when the pins are arranged in multiple rows at equal intervals in this way, the printed wiring board on which the grid array package is mounted is printed from each mounting land provided on the substrate. The signal pattern drawn out on the wiring board fills the space between the mounting lands.
[0006]
On the other hand, a first ground pattern (hereinafter referred to as “GND pattern”) is provided in a region on a printed wiring board facing a region without pins inside a pin group in a peripheral type grid array package. The first GND pattern is a portion that is most strongly coupled to the ground in the IC chip. In addition, a second GND pattern is provided in a region on the printed wiring board facing the outer region of the pin group of the grid array package. A signal pattern is drawn around the second GND pattern and passes between the second GND patterns.
[0007]
As described above, if the signal pattern fills between the mounting lands, it becomes difficult to provide a pattern for connecting the first GND pattern and the second GND pattern. If the connection between the first GND pattern and the second GND pattern is not performed, the stability of the power supply / GND may be impaired, and the IC circuit may malfunction or radiation noise exceeding the standard value may occur. There is sex.
[0008]
The present invention has been made in view of such problems. When a multi-terminal element is mounted on a printed wiring board, the stability of the power supply / GND is maintained, circuit malfunction, and large radiation noise. and to provide a print circuit board which aimed at preventing the occurrence of.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, in a printed wiring board in which a number of lands on which peripheral type multi-terminal elements are mounted are arranged in a plane, the multi-terminals of the lands are arranged. A plurality of ground lands on which a plurality of ground terminals of the element are mounted are arranged radially from the inside to the outside of the plurality of lands, and a plurality of power supply lands for supplying power to the multi-terminal element, The ground lands are arranged adjacent to the lands on both ends of the row, the plurality of ground lands are connected by a ground pattern, and the ground lands located on the outer edge side and the power supply lands are the surface of the printed wiring board. Is connected by a bypass capacitor, and the ground land and the power land located on the inner edge side are Via Iahoru, characterized in that it is connected by a bypass capacitor disposed on the rear surface of the printed wiring board.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0012]
(First embodiment)
FIG. 1 is a view showing a printed wiring board on which a grid array package according to the first embodiment of the present invention is mounted.
[0013]
In the figure, in area 1 where the grid array package is mounted on the printed wiring board, a large number of signal pin mounting lands (for example, 2) on which the signal pins of the grid array package are mounted, and power supply pins of the grid array package are mounted. A large number of power supply pin mounting lands (for example, 3) and a large number of GND pin mounting lands (for example, 4) on which the GND pins of the grid array package are mounted. In addition, on the grid array package side, signal pins, power supply pins, and GND pins are respectively provided at positions corresponding to these signal pin mounting lands, power supply pin mounting lands, and GND pin mounting lands.
[0014]
The GND pin mounting lands (for example, 4) are arranged in a row substantially radially at the four corners and the center of each side of the grid array package, and a thick GND pattern (for example, 6) is arranged substantially radially along this arrangement. Has been. Further, power supply pin mounting lands (for example, 3) are also arranged in a radial row at the center of each side, and thick power supply patterns (for example, 5) are arranged in a substantially radial manner along this arrangement. Further, the power supply pattern is also disposed on power supply pin mounting lands located near the inner end and the outer end of the GND pattern at the four corners.
[0015]
Furthermore, a bypass capacitor (for example, 7) is mounted between each of the power supply pattern and the GND pattern in the outer region of the grid array package. These bypass capacitors are mounted on the grid array package mounting surface side of the printed wiring board. In addition, a bypass capacitor (for example, 8) is mounted between the power supply pattern and the GND pattern in the inner region of the grid array package via via holes (for example, 9). These bypass capacitors are mounted on the side of the printed wiring board opposite to the grid array package mounting surface.
[0016]
FIG. 6 is a diagram schematically showing an enlarged part of the printed wiring board shown in FIG. That is, the signal pattern (for example, 10) is drawn from the signal pin mounting land (for example, 2) to the outside area (the lower side of FIG. 6) of the grid array on the printed wiring board so as to pass between the signal pin mounting lands. Wired to Since the power pin mounting lands (for example, 3) and the GND pin mounting lands (for example, 4) are arranged in a radial array, the power supply pattern 5 and the GND pattern 6 having a sufficiently thick pattern width are formed on the grid array package on the printed wiring board. On the mounting surface, the inner area (upper side in FIG. 6) and the outer area of the grid array package are connected. Further, between the power supply pattern 5 and the GND pattern 6, bypass capacitor mounting lands (for example, 11 and 12) are arranged in the inner region and the outer region of the grid array package, respectively.
[0017]
As a result, the grid array package of the printed wiring board can be connected to the power supply / GND between the inner region and the outer region of the grid array package without relying on the power supply / GND pattern of the other layer cut off by the via hole of the signal pattern. The mounting surface can be secured satisfactorily, the inductance component between the bypass capacitor and the power supply / GND pin can be reduced, and radiation noise can be sufficiently reduced.
[0018]
Further, the clock signal pattern 13 can be arranged along the sufficiently thick GND pattern 6, whereby the GND pattern 6 acts as a guard GND with respect to the clock signal pattern 13, thereby preventing generation of radiation noise. Yes.
[0019]
On the other hand, in the conventional printed wiring board for mounting the grid array package as shown in FIG. 2, the power pin mounting lands (for example, 103) and the GND pin mounting lands (for example, 104) are arranged in a radial array. Therefore, the power supply pattern (for example, 105) and the GND pattern (for example, 106) arranged in the area 101 for mounting the grid array package on the printed wiring board are finely wired between the signal pin mounting lands (for example, 102). This means that sufficient connectivity between the inner area and the outer area of the grid array package cannot be secured. At the same time, the wiring between the power supply / GND pin and the bypass capacitor also tends to be narrowed. As a result, there is a possibility that a large inductance component is included in those paths, and the radiation noise cannot be sufficiently reduced.
[0020]
In FIG. 2, 107 and 108 are bypass capacitors, and 109 is a via hole.
[0021]
(Second Embodiment)
FIG. 3 is a view showing a printed wiring board on which the grid array package according to the second embodiment of the present invention is mounted.
[0022]
In the figure, in the area 21 where the grid array package is mounted on the printed wiring board, a large number of signal pin mounting lands (for example, 22) on which the signal pins of the grid array package are mounted and the power supply pins of the grid array package are mounted. A large number of power supply pin mounting lands (for example, 23) and a large number of GND pin mounting lands (for example, 24) on which the GND pins of the grid array package are mounted. In addition, on the grid array package side, signal pins, power supply pins, and GND pins are respectively provided at positions corresponding to these signal pin mounting lands, power supply pin mounting lands, and GND pin mounting lands.
[0023]
The power pin mounting lands (for example, 23) and the GND pin mounting lands (for example, 24) are each arranged in a row substantially radially at the center of each side of the grid array package, and a thick power pattern is formed along these arrays. (For example, 25) and a GND pattern (for example, 26) are arranged substantially radially. Further, a bypass capacitor (for example, 27) is mounted between each of the power supply pattern and the GND pattern in the outer region of the grid array package. These bypass capacitors are mounted on the grid array package mounting surface side of the printed wiring board. In addition, a bypass capacitor (for example, 28) is mounted between each of the power supply pattern and the GND pattern in the inner region of the grid array package via via holes (for example, 29). These bypass capacitors are mounted on the side of the printed wiring board opposite to the grid array package mounting surface.
[0024]
Also in the second embodiment, the power supply pattern (for example, 25) and the GND pattern (for example, 26) having a sufficiently thick pattern width are the grid array package mounting surface on the printed wiring board, and the inner area and the outer area of the grid array package. And connected. Further, bypass capacitors (for example, 28 and 27) are disposed between the power supply pattern (for example, 25) and the GND pattern (for example, 26) in the inner region and the outer region of the grid array package, respectively.
[0025]
As a result, the power supply / GND connection between the inner region and the outer region of the grid array package can be satisfactorily secured on the grid array package mounting surface of the printed wiring board, and the inductance component between the bypass capacitor and the power supply / GND pin can be obtained. Therefore, the radiation noise can be sufficiently reduced.
[0026]
FIG. 7 is an overhead view showing a positional relationship among the grid array package, the printed wiring board, and the bypass capacitor in the second embodiment.
[0027]
In the figure, 15 is a base substrate of the grid array package, and 17 is a printed wiring board. An IC chip 14 is disposed on the upper surface of the base substrate 15, and a large number of connection lands (for example, 16 indicated by broken lines) are disposed on the lower surface of the base substrate 15 facing the printed wiring board 17.
[0028]
Such a grid array package is mounted on the printed wiring board 17, and each connection land (for example, 16) is mounted on a mounting land (for example, 23, 24). A bypass capacitor (for example, 27) in the outer region of the grid array package is on the upper surface of the printed wiring board 17, and a bypass capacitor (for example, 28, indicated by a broken line) in the inner region of the grid array package is on the lower surface of the printed wiring board 17. Implemented.
[0029]
(Third embodiment)
FIG. 4 is a view showing a printed wiring board on which a grid array package according to the third embodiment of the present invention is mounted.
[0030]
In the figure, in an area 31 where the grid array package is mounted on the printed wiring board, a large number of signal pin mounting lands (for example, 32) on which signal pins of the grid array package are mounted, and power supply pins of the grid array package are mounted. A large number of power supply pin mounting lands (for example, 33) and a large number of GND pin mounting lands (for example, 34) on which the GND pins of the grid array package are mounted. In addition, on the grid array package side, signal pins, power supply pins, and GND pins are respectively provided at positions corresponding to these signal pin mounting lands, power supply pin mounting lands, and GND pin mounting lands.
[0031]
The GND pin mounting lands (for example, 34) are arranged substantially radially in rows at the four corners of the grid array package, and a thick GND pattern (for example, 36) is arranged substantially radially along this arrangement. Further, a thick power supply pattern (for example, 35) is arranged on the power supply pin mounting land located near the inner end and the outer end of the GND pattern (for example, 36) at the four corners of the grid array package.
[0032]
Further, a bypass capacitor (for example, 37) is mounted between each of the power supply pattern and the GND pattern in the outer region of the grid array package. These bypass capacitors are mounted on the grid array package mounting surface side of the printed wiring board. In addition, a bypass capacitor (for example, 38) is mounted between each of the power supply pattern and the GND pattern in the inner region of the grid array package via via holes (for example, 39). These bypass capacitors are mounted on the side of the printed wiring board opposite to the grid array package mounting surface.
[0033]
Also in the third embodiment, a GND pattern (for example, 36) having a sufficiently thick pattern width connects the inner region and the outer region of the grid array package on the grid array package mounting surface on the printed wiring board. Further, bypass capacitors (for example, 38 and 37) are arranged between the power supply pattern (for example, 35) and the GND pattern (for example, 36) in the inner region and the outer region of the grid array package, respectively.
[0034]
As a result, the GND-related connection between the inner area and the outer area of the grid array package can be ensured satisfactorily on the grid array package mounting surface of the printed wiring board, and the inductance component between the bypass capacitor and the power supply / GND pin is reduced. And radiation noise can be sufficiently reduced.
[0035]
(Fourth embodiment)
FIG. 5 is a view showing a printed wiring board on which a grid array package according to the fourth embodiment of the present invention is mounted. Since the configuration of the fourth embodiment is basically the same as the configuration of the first embodiment, the same reference numerals are given to the same components, and description thereof is omitted.
[0036]
In the fourth embodiment, a plurality of GND pin mounting lands (for example, 18) are newly provided near the center of the area on the printed wiring board facing the inner area of the grid array package. It is assumed that the GND pin is provided in advance at each position corresponding to the GND pin mounting land on the grid array package side. The GND pin is directly connected to the GND pattern on the IC chip in the grid array package.
[0037]
These GND pin mounting lands (for example, 18) are assumed to be connected to a GND pattern (for example, 6) although not shown.
[0038]
As a result, the GND pattern on the IC chip and the GND pattern located on the printed wiring board outside the grid array package are more strongly connected.
[0039]
(Fifth embodiment)
FIG. 8 is a view showing a printed wiring board on which a grid array package according to the fifth embodiment of the present invention is mounted.
[0040]
The configuration of the fifth embodiment is basically similar to the configuration of the first embodiment. That is, the area 41, signal pin mounting land (for example, 42), power supply pin mounting land (for example, 43), GND pin mounting land (for example, 44), power supply pattern (for example, 45), GND pattern (for example, 46) in the fifth embodiment. ), Bypass capacitors (for example, 47, 48), and via holes (for example, 49) are the area 1, the signal pin mounting land (for example, 2), the power supply pin mounting land (for example, 3), the GND pin mounting land in the first embodiment. (For example, 4), a power supply pattern (for example, 5), a GND pattern (for example, 6), a bypass capacitor (for example, 7 and 8), and a via hole (for example, 9), respectively.
[0041]
However, in the fifth embodiment, each array interval of the power supply pin mounting land (for example, 43) and the GND pin mounting land (for example, 44) is made narrower than that of the signal pin mounting land (for example, 42), so that many lands are provided. Arranged. Further, regarding the power supply pin mounting land (for example, 43) and the GND pin mounting land (for example, 44) provided at the center portion of each side of the grid array package, the land size can be reduced so that more lands can be arranged. ing. In addition, on the grid array package side, it is assumed that a power supply pin and a GND pin are respectively provided at positions corresponding to the power supply pin mounting land and the GND pin mounting land.
[0042]
Thus, by increasing the number of power supply pins and GND pins, it becomes possible to improve the connectivity between the power supply / GND pattern on the IC chip and the power supply / GND pattern on the printed wiring board.
[0043]
If the arrangement interval of the mounting lands (or pins) is narrowed, a connecting material such as solder is usually bridged to cause a circuit problem. However, the power pin mounting lands (or power pins) and the GND pin mounting lands (or GND) In the case of pins), such a problem does not occur even if the arrangement interval is narrowed to generate a bridge.
[0044]
【The invention's effect】
As described above in detail, according to the present invention, in a peripheral type multi-terminal element in which a large number of terminals are arranged in a planar shape, a plurality of ground terminals connected to the ground in the large number of terminals are the multiple terminals. Are arranged in at least one row from the inside to the outside .
[0045]
Further, in a printed wiring board in which a large number of lands on which such peripheral type multi-terminal elements are mounted are arranged in a plane , among the lands, a plurality of ground lands on which a plurality of ground terminals of the multi-terminal elements are mounted. , Arranged in at least one row from the inside to the outside of the plurality of lands, connecting the plurality of ground lands by a ground pattern, and a ground formed inside the plurality of lands, and the outside of the plurality of lands Connect to the ground formed in
[0046]
Thereby, the connectivity between the ground pattern located outside the plane area where the multi-terminal elements are mounted on the printed wiring board and the ground pattern located inside is improved.
[0047]
Also, in a multi-terminal element, a power supply terminal array is provided along a ground terminal array arranged in a radial array, and a power supply land array corresponding to the power supply terminal array and a power supply pattern connecting the power supply land arrays are also provided on the printed wiring board Is provided.
[0048]
Thereby, the connectivity between the power supply pattern located outside the planar area where the multi-terminal elements are mounted on the printed wiring board and the power supply pattern located inside is improved.
[0049]
The good connectivity between the ground and the power supply inside and outside the planar region where the multi-terminal element is mounted helps to ensure the stability of the digital signal transmission waveform.
[0050]
In addition, a bypass capacitor is mounted between the power supply pattern and the ground pattern outside the plane area where the multi-terminal element is mounted, while the multi-terminal element is inside the plane area where the multi-terminal element is mounted. On the opposite side of the mounting surface, a bypass capacitor is mounted between the power supply pattern and the ground pattern.
[0051]
Thereby, the bypass capacitor for suppressing radiation noise can be effectively operated.
[0052]
Thus, when multi-terminal elements are mounted, the common sense that the printed wiring board must have a multilayer structure is overturned. Multi-terminal elements can be mounted even on two-layer boards or single-sided boards, ensuring stable operation and high quality. Can also be guaranteed.
[Brief description of the drawings]
FIG. 1 is a diagram showing a printed wiring board on which a grid array package according to a first embodiment of the present invention is mounted.
FIG. 2 is a diagram showing a conventional printed wiring board for mounting a grid array package.
FIG. 3 is a view showing a printed wiring board on which a grid array package according to a second embodiment of the present invention is mounted.
FIG. 4 is a view showing a printed wiring board on which a grid array package according to a third embodiment of the present invention is mounted.
FIG. 5 is a view showing a printed wiring board on which a grid array package according to a fourth embodiment of the present invention is mounted.
6 is an enlarged view schematically showing a part of the printed wiring board shown in FIG. 1. FIG.
FIG. 7 is an overhead view showing a positional relationship among a grid array package, a printed wiring board, and a bypass capacitor in the second embodiment.
FIG. 8 is a view showing a printed wiring board on which a grid array package according to a fifth embodiment of the present invention is mounted.
[Explanation of symbols]
1 Area 2 Signal pin mounting land 3 Power supply pin mounting land 4 GND pin mounting land 5 Power supply pattern 6 GND pattern 7 Bypass capacitor 8 Bypass capacitor 9 Via hole

Claims

In a printed wiring board in which a large number of lands on which peripheral type multi-terminal elements are mounted are arranged in a plane,
Among the lands, a plurality of ground lands on which a plurality of ground terminals of the multi-terminal element are mounted are arranged radially from the inside to the outside of the plurality of lands to supply power to the multi-terminal element. The plurality of power lands are arranged adjacent to the lands on both ends of the ground land row, the plurality of ground lands are connected by a ground pattern , and the ground lands located on the outer edge side and the power lands Is connected by a bypass capacitor disposed on the surface of the printed wiring board, and the ground land located on the inner edge side and the power land are disposed on the back surface of the printed wiring board via via holes. A printed wiring board connected by a bypass capacitor .

Wherein no multiple planes region a quadrilateral having an array of lands, according to claim 1, wherein the plurality of ground lands, characterized in that it is arranged in the radiation rows in the four sides around the center of the planar region Printed wiring board.

The printed wiring board according to claim 1, wherein the power lands are arranged along a row of the ground lands and are connected by a power pattern .

According to claim 3, intervals of the power supply land distance and the power supply pattern of each ground lands of the ground pattern, and wherein the narrower than the interval of a plurality of other signals lands of said plurality of lands Printed wiring board.

4. The printed wiring board according to claim 3 , wherein each land size of the ground land row and the power supply land row is smaller than the land size of the signal land.