JP2750711B2 - 集積回路 - Google Patents
集積回路Info
- Publication number
- JP2750711B2 JP2750711B2 JP63285979A JP28597988A JP2750711B2 JP 2750711 B2 JP2750711 B2 JP 2750711B2 JP 63285979 A JP63285979 A JP 63285979A JP 28597988 A JP28597988 A JP 28597988A JP 2750711 B2 JP2750711 B2 JP 2750711B2
- Authority
- JP
- Japan
- Prior art keywords
- glass layer
- integrated circuit
- conductors
- voltage
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は基板上に形成した導体間の絶縁性を高めた集
積回路に関するものである。
積回路に関するものである。
第2図は従来における混成集積回路の断面構造図であ
り、アルミナセラミック等を材料にして形成された基板
1上に所要の間隔を隔てて形成された、例えば銀・パラ
ジウム製の導体表面及び基板1の表面前面にわたって表
面保護用のガラス層4を被覆形成してある。
り、アルミナセラミック等を材料にして形成された基板
1上に所要の間隔を隔てて形成された、例えば銀・パラ
ジウム製の導体表面及び基板1の表面前面にわたって表
面保護用のガラス層4を被覆形成してある。
ところでこのような相隣する両導体2,3に電圧を印加
したとき、両導体2,3間に放電が生じる電圧Varcは下記
(1)式で表される。
したとき、両導体2,3間に放電が生じる電圧Varcは下記
(1)式で表される。
Varc=V2+Vair+V3 …(1) 但し、V2:ガラス層4を通して導体2と外部空気との
間で放電が生じる電圧 V3:ガラス層4を通して導体3と外部空気との間で放電
が生じる電圧 Vair:導体2,3の外方の空気間で放電が生じる電圧 ガラス層4は通常比較的低い温度で焼成して形成され
ているため多孔質であり、放電を生じる電圧V2,V3は小
さく、電圧Varcは略Vairに等しい。従って電圧Varcを高
めるためには導体2,3間の距離を広くせざるを得ず、基
板1も大きくなり、コスト低減をはかるうえでの障害と
なっていた。
間で放電が生じる電圧 V3:ガラス層4を通して導体3と外部空気との間で放電
が生じる電圧 Vair:導体2,3の外方の空気間で放電が生じる電圧 ガラス層4は通常比較的低い温度で焼成して形成され
ているため多孔質であり、放電を生じる電圧V2,V3は小
さく、電圧Varcは略Vairに等しい。従って電圧Varcを高
めるためには導体2,3間の距離を広くせざるを得ず、基
板1も大きくなり、コスト低減をはかるうえでの障害と
なっていた。
本発明はかかる事情に鑑みなされたものであって、そ
の目的とするところは導体間距離を広くすることなく、
放電発生電圧を高め得るようにした集積回路を提供する
にある。
の目的とするところは導体間距離を広くすることなく、
放電発生電圧を高め得るようにした集積回路を提供する
にある。
本発明に係る集積回路は、セラミック基板及びその表
面に設けた複数の厚膜導体上に表面保護用の焼成により
形成したガラス層を被覆形成した集積回路において、前
記ガラス層は相隣する厚膜導体の外周面及びその周縁の
セラミック基板表面を被覆する焼成により形成した第1
のガラス層と、該第1のガラス層の外周面を覆うようこ
れに重ねて焼成により形成した第2のガラス層とにて構
成したことを特徴とする。
面に設けた複数の厚膜導体上に表面保護用の焼成により
形成したガラス層を被覆形成した集積回路において、前
記ガラス層は相隣する厚膜導体の外周面及びその周縁の
セラミック基板表面を被覆する焼成により形成した第1
のガラス層と、該第1のガラス層の外周面を覆うようこ
れに重ねて焼成により形成した第2のガラス層とにて構
成したことを特徴とする。
本発明にあってはこれによって、相隣する厚膜の導体
間の間隔を広くすることなく、絶縁性を大きく出来、放
電発生電圧を高め得ることとなる。
間の間隔を広くすることなく、絶縁性を大きく出来、放
電発生電圧を高め得ることとなる。
以下本発明をその実施例を示す図面に基づき具体的に
説明する。
説明する。
第1図は本発明に係る集積回路の断面構造図であり、
図中1はアルミナセラミック等を素材とする基板を示し
ている。基板1上には所要の間隔を隔てて銀・パラジウ
ム等からなる厚膜の導体2,3が形成され、この両導体2,3
の表面及び基板1表面全体を覆う態様で表面保護用の第
1のガラス層4が形成され、更にこの第1のガラス層4
下に相隣する両導体2,3に跨がってこれら導体2,3の表面
及びその近傍の基板1の表面を覆う態様で第2のガラス
層5が形成されている。
図中1はアルミナセラミック等を素材とする基板を示し
ている。基板1上には所要の間隔を隔てて銀・パラジウ
ム等からなる厚膜の導体2,3が形成され、この両導体2,3
の表面及び基板1表面全体を覆う態様で表面保護用の第
1のガラス層4が形成され、更にこの第1のガラス層4
下に相隣する両導体2,3に跨がってこれら導体2,3の表面
及びその近傍の基板1の表面を覆う態様で第2のガラス
層5が形成されている。
第1のガラス層4は第2図に示すガラス層4と実質的
に同じであり、比較的低温で焼成して形成された多孔質
のものである。一方第2のガラス層5はガラス層4とそ
の材質は実質的に同じであるが、ガラス層4よりも高い
温度で焼成して構成されており、構造はガラス層4より
も緻密であり、その絶縁性もガラス層4のそれよりも高
くなっている。
に同じであり、比較的低温で焼成して形成された多孔質
のものである。一方第2のガラス層5はガラス層4とそ
の材質は実質的に同じであるが、ガラス層4よりも高い
温度で焼成して構成されており、構造はガラス層4より
も緻密であり、その絶縁性もガラス層4のそれよりも高
くなっている。
而してこのような本発明回路にあっては、両導体2,3
間に放電が生ずる電圧Varcは下記(2)式で表せる。
間に放電が生ずる電圧Varcは下記(2)式で表せる。
Varc=VG2+Vair+VG3 …(2) 但し、VG2:ガラス層4,5を通して導体2と外部空気と
の間に放電が生じる電圧 VG3:ガラス層4,5を通して導体3と外部空気との間に放
電が生じる電圧 Vair:導体2,3と対応するガラス層4上方の外部空気間
で放電が生じる電圧 この(2)式を(1)式と比較すれば明らかな如くVG
2,VG3の分だけ(2)式のVarcが高くなる。第2のガラ
ス層5は比較的高い温度で焼成されて緻密な構造となっ
ているから、夫々の電圧値VG2,VG3の値は高く(1kV以
上)、全体として2kV以上放電発生電圧Varcが高くな
る。
の間に放電が生じる電圧 VG3:ガラス層4,5を通して導体3と外部空気との間に放
電が生じる電圧 Vair:導体2,3と対応するガラス層4上方の外部空気間
で放電が生じる電圧 この(2)式を(1)式と比較すれば明らかな如くVG
2,VG3の分だけ(2)式のVarcが高くなる。第2のガラ
ス層5は比較的高い温度で焼成されて緻密な構造となっ
ているから、夫々の電圧値VG2,VG3の値は高く(1kV以
上)、全体として2kV以上放電発生電圧Varcが高くな
る。
しかも多層導体絶縁用ガラスを用いればガラス層5を
形成する為にマスク数を増す必要がなく、コストアップ
を招くことはない。
形成する為にマスク数を増す必要がなく、コストアップ
を招くことはない。
なお、ガラス層4,5の形成手段については特に限定す
るものではなく、CVD等従来知られた方法で形成した
後、これらを必要な温度で焼成すればよい。
るものではなく、CVD等従来知られた方法で形成した
後、これらを必要な温度で焼成すればよい。
以上の如く本発明にあっては、相隣する厚膜の導体の
表面及びその周縁のセラミック基板表面を被覆する焼成
により形成した第1のガラス層と、該第1のガラス層の
外周面を覆うようこれに重ねて焼成により形成した第2
のガラス層とを設けたから、導体間の耐電圧を高くする
ことが出来、セラミック基板面積も狭くて済む等、本発
明は優れた効果を奏するものである。
表面及びその周縁のセラミック基板表面を被覆する焼成
により形成した第1のガラス層と、該第1のガラス層の
外周面を覆うようこれに重ねて焼成により形成した第2
のガラス層とを設けたから、導体間の耐電圧を高くする
ことが出来、セラミック基板面積も狭くて済む等、本発
明は優れた効果を奏するものである。
第1図は本発明の実施例を示す断面構造図、第2図は従
来の断面構造図である。 1……基板、2,3……導体、4……ガラス層、5……ガ
ラス層 なお、図中、同一符号は同一、又は相当部分を示す。
来の断面構造図である。 1……基板、2,3……導体、4……ガラス層、5……ガ
ラス層 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項1】セラミック基板及びその表面に設けた複数
の厚膜導体上に表面保護用の焼成により形成したガラス
層を被覆形成した集積回路において、前記ガラス層は相
隣する厚膜導体の外周面及びその周縁のセラミック基板
表面を被覆する焼成により形成した第1のガラス層と、
該第1のガラス層の外周面を覆うようこれに重ねて焼成
により形成した第2のガラス層とにて構成したことを特
徴とする集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63285979A JP2750711B2 (ja) | 1988-11-11 | 1988-11-11 | 集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63285979A JP2750711B2 (ja) | 1988-11-11 | 1988-11-11 | 集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02130945A JPH02130945A (ja) | 1990-05-18 |
JP2750711B2 true JP2750711B2 (ja) | 1998-05-13 |
Family
ID=17698448
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63285979A Expired - Lifetime JP2750711B2 (ja) | 1988-11-11 | 1988-11-11 | 集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2750711B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56104183U (ja) * | 1980-01-10 | 1981-08-14 |
-
1988
- 1988-11-11 JP JP63285979A patent/JP2750711B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02130945A (ja) | 1990-05-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW364129B (en) | Laminated capacitor | |
EP0111890A3 (en) | Monolithic multicomponents ceramic substrate with at least one dielectric layer of a composition having a perovskite structure | |
WO2005059930A3 (en) | Printed circuit embedded capacitors | |
CA2052508A1 (en) | Method for manufacturing superconducting device having a reduced thickness of oxide superconducting layer and superconducting device manufactured thereby | |
JP2750711B2 (ja) | 集積回路 | |
JPS63310156A (ja) | 集積回路 | |
JP3348523B2 (ja) | 積層セラミック部品 | |
JPH07283541A (ja) | 積層セラミック部品 | |
JPH05175071A (ja) | 積層セラミックコンデンサ | |
JP2001126901A (ja) | チップ部品 | |
JPS62123745A (ja) | セラミックパッケージ型半導体装置の製造方法 | |
JP2746774B2 (ja) | 回路基板の製造方法 | |
JPS6345849A (ja) | 薄膜容量素子 | |
JPS6472568A (en) | Photoelectric conversion device | |
JPH01205549A (ja) | 超電導配線を有する半導体装置 | |
JPH04104028A (ja) | 圧力検出器 | |
JPH07201508A (ja) | チップ抵抗器及びその製造方法 | |
JPS61152064A (ja) | 半導体記憶装置 | |
JPH07201507A (ja) | チップ抵抗器及びその製造方法 | |
JPH09153435A (ja) | 厚膜コンデンサ素子 | |
JPH06318776A (ja) | 基板の形成パターン保護構造 | |
JP2880056B2 (ja) | 半導体装置 | |
JPH01205559A (ja) | 電気容量体 | |
JPS633478B2 (ja) | ||
JP2003179152A (ja) | 露出したエッジの収縮を補償する方法及び露出したエッジの収縮を補償したキャパシタ |