JP2744983B2 - パターン判定装置 - Google Patents
パターン判定装置Info
- Publication number
- JP2744983B2 JP2744983B2 JP63003584A JP358488A JP2744983B2 JP 2744983 B2 JP2744983 B2 JP 2744983B2 JP 63003584 A JP63003584 A JP 63003584A JP 358488 A JP358488 A JP 358488A JP 2744983 B2 JP2744983 B2 JP 2744983B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- matrix
- input
- unit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Image Analysis (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明はパターン判定装置に係り、特に連想的パタ
ーン判定に有効なパターン判定装置に関する。
ーン判定に有効なパターン判定装置に関する。
〔発明の背景とその問題点〕 従来、文字認識や音声認識では入力信号のパターンや
入力信号に何らかの処理を加えた信号のパターンを登録
済のパターンと比較するパターンマッチングが一般に行
なわれており、この際入力信号と登録済パターンとの一
致度が高くないと正確な判定は不可能であった。
入力信号に何らかの処理を加えた信号のパターンを登録
済のパターンと比較するパターンマッチングが一般に行
なわれており、この際入力信号と登録済パターンとの一
致度が高くないと正確な判定は不可能であった。
一方連想的なパターン判定を行う手法として、第１図
に示すような神経細胞モデルをベースとした脳細胞モデ
ルが提案されている。第１図の神経細胞モデルは1943年
にアメリカ合衆国マサチューセッツ工科大学のW.S.McCu
llochとW.H.Pittsによって発表されたものであり、また
脳細胞モデルにより連想的パターンマッチングが可能で
あることはF.Rosenblattにより立証されている。
に示すような神経細胞モデルをベースとした脳細胞モデ
ルが提案されている。第１図の神経細胞モデルは1943年
にアメリカ合衆国マサチューセッツ工科大学のW.S.McCu
llochとW.H.Pittsによって発表されたものであり、また
脳細胞モデルにより連想的パターンマッチングが可能で
あることはF.Rosenblattにより立証されている。
しかし脳細胞モデルを集積回路により実現しようとす
ると、連想パターンの出力の為に膨大な数の出力ピンが
必要になり、現在の半導体技術では実用的な能力を備え
た回路を具現することは不可能である。
ると、連想パターンの出力の為に膨大な数の出力ピンが
必要になり、現在の半導体技術では実用的な能力を備え
た回路を具現することは不可能である。
例えば１文字を32×32ドットの２値パターンとして入
力するとき、これを完全に直交したデータとして処理す
るためには（322）２＝106個の神経細胞が必要であり、
これら全て神経細胞の発火状態を出力するためには106
本の出力ピンが必要である。
力するとき、これを完全に直交したデータとして処理す
るためには（322）２＝106個の神経細胞が必要であり、
これら全て神経細胞の発火状態を出力するためには106
本の出力ピンが必要である。
一方脳細胞モデルをソフトウェアで具現化しようとす
る試みも為されているが、膨大なメモリを消費するとと
もに、その処理速度は決して充分なものとはいえない。
る試みも為されているが、膨大なメモリを消費するとと
もに、その処理速度は決して充分なものとはいえない。
この発明はこのような従来の問題点を解消すべく創案
されたもので、いわゆる脳細胞モデルの集積回路化、あ
るいは既存の回路の組合せによる脳細胞モデルの具現化
を可能としたパターン判定装置を提供することを目的と
する。
されたもので、いわゆる脳細胞モデルの集積回路化、あ
るいは既存の回路の組合せによる脳細胞モデルの具現化
を可能としたパターン判定装置を提供することを目的と
する。
この発明に係るパターン判定装置は、連想モデルであ
るアソシアトロンを範とし、記憶行列をシリアル入出力
メモリに記憶しておき、記憶行列を１行単位で読み出し
ては入力パターンとの乗算を行なうことにより、記憶行
列と入力パターンとの乗算を行ない、乗算結果の各要素
を量子化することにより連想を発生し、一方学習に際し
ては、前記メモリから記憶行列を１行単位で読み出して
は、入力パターンとその転置行列との積を加え、また加
算後の各要素が所定最大値を越えないように最大値を固
定するものである。ここにシリアル入出力メモリ、例え
ばデュアルポートメモリはメモリの一行分を一度にシリ
アルI/Oに呼びだし、その後１クロック毎に各要素を読
み出すことができるので想起、学習を極めて高速で行な
い得る。
るアソシアトロンを範とし、記憶行列をシリアル入出力
メモリに記憶しておき、記憶行列を１行単位で読み出し
ては入力パターンとの乗算を行なうことにより、記憶行
列と入力パターンとの乗算を行ない、乗算結果の各要素
を量子化することにより連想を発生し、一方学習に際し
ては、前記メモリから記憶行列を１行単位で読み出して
は、入力パターンとその転置行列との積を加え、また加
算後の各要素が所定最大値を越えないように最大値を固
定するものである。ここにシリアル入出力メモリ、例え
ばデュアルポートメモリはメモリの一行分を一度にシリ
アルI/Oに呼びだし、その後１クロック毎に各要素を読
み出すことができるので想起、学習を極めて高速で行な
い得る。
なおアソシアトロンは、次のような連想を行うモデル
である。
である。
＝φ０｛φ０（Ｍ）｝ Ｍ＝′ ：記憶事項（縦ベクトル） ′:xの転置行列 Ｍ ：記憶行列 ：入力（縦ベクトル）の転置行列 φ0 :量子化関数（行列の各要素を正のとき１、０のと
き０、負のとき−１に変換する。） ：想起（縦ベクトル） 〔発明の実施例〕 第１図において、パターン判定装置はデュアルポート
メモリ１を備え、デュアルポートメモリ１のシリアルI/
Oには行列演算部２が接続されている。行列演算部２の
出力は量子化部３に接続されている。
き０、負のとき−１に変換する。） ：想起（縦ベクトル） 〔発明の実施例〕 第１図において、パターン判定装置はデュアルポート
メモリ１を備え、デュアルポートメモリ１のシリアルI/
Oには行列演算部２が接続されている。行列演算部２の
出力は量子化部３に接続されている。
デュアルポートメモリ１には記憶事項を示すベクトル
（ｎ行とする。）とその転置行列との積よりなるｎ×ｎ
のマトリクスがその行列の配列に応じて登録され、シリ
アルI/O（図中SIOで示す。）にはこのマトリクスが１行
単位で読み出される。SIOに読み出されたデータは１ク
ロック毎に１要素ずつ出力され、その読み出しは高速で
ある。
（ｎ行とする。）とその転置行列との積よりなるｎ×ｎ
のマトリクスがその行列の配列に応じて登録され、シリ
アルI/O（図中SIOで示す。）にはこのマトリクスが１行
単位で読み出される。SIOに読み出されたデータは１ク
ロック毎に１要素ずつ出力され、その読み出しは高速で
ある。
行列演算部２はｎ行のベクトルよりなる入力パターン
全体を保持する連想用入力部４を備え、この連想用入力
部４は例えばシフトレジスタで構成されている。入力部
４で保持された入力パターンとSIOから出力されるデー
タは乗算部５で要素毎に乗算され、乗算結果は加算部６
においてそれまでの乗算結果の累積と加算される。それ
までの乗算結果の累積は保持部７に格納される。
全体を保持する連想用入力部４を備え、この連想用入力
部４は例えばシフトレジスタで構成されている。入力部
４で保持された入力パターンとSIOから出力されるデー
タは乗算部５で要素毎に乗算され、乗算結果は加算部６
においてそれまでの乗算結果の累積と加算される。それ
までの乗算結果の累積は保持部７に格納される。
入力パターンの積の累積値すなわち Ｍ×′ が求められたときには、その値は量子化部３に入力され
る。
る。
量子化部３では Ｍ×′ の各要素を、正ならば１に、０ならば０に、負ならば−
１に変換し、その結果を第２のデュアルポートメモリ８
に格納する。
１に変換し、その結果を第２のデュアルポートメモリ８
に格納する。
量子化部３は例えば第２図のように構成され、要素Ｅ
の絶対値を閾値Ｈと比較し、そのサインフラグS2を出力
する。また要素ＥのサインフラグS1とサインフラグS2か
ら、次の論理により量子化した値の絶対値Ｖおよびその
サインフラグS3を出力する。
の絶対値を閾値Ｈと比較し、そのサインフラグS2を出力
する。また要素ＥのサインフラグS1とサインフラグS2か
ら、次の論理により量子化した値の絶対値Ｖおよびその
サインフラグS3を出力する。
S3＝S1×２ Ｖ＝２ この真理値表は第１表のとおりとなる。
入力パターンとしては第３図に示すような文字のドッ
トパターンをラスタ順に展開したパターンが入力され
る。
トパターンをラスタ順に展開したパターンが入力され
る。
ドットパターンを30×30とすると、全体で900ドット
の入力パターン、すなわち、900行の縦ベクトルとな
り、記憶行列は900×900、要素数810,000の行列とな
る。
の入力パターン、すなわち、900行の縦ベクトルとな
り、記憶行列は900×900、要素数810,000の行列とな
る。
デュアルポートメモリの読出しサイクルを400nsecと
すると、記憶行列の読出しは 40×10-9×810,000＝32.4msec 程度の時間で行うことができる。
すると、記憶行列の読出しは 40×10-9×810,000＝32.4msec 程度の時間で行うことができる。
なお各ブロック間をパイプライン処理とすれば全体の
処理をより高速化でき、また、第２のデュアルポートメ
モリ８を省略して、第１のデュアルポートメモリ１に処
理結果を格納してもよい。
処理をより高速化でき、また、第２のデュアルポートメ
モリ８を省略して、第１のデュアルポートメモリ１に処
理結果を格納してもよい。
行列演算部２にはさらに学習のための構成要素が含ま
れており、学習のための構成要素と想起のための構成要
素はマルチプレクサ等で選択される。
れており、学習のための構成要素と想起のための構成要
素はマルチプレクサ等で選択される。
乗算部５には、SIOと学習用の入力パターンとを選択
するマルチプレクサ９が接続され、加算部６には、保持
部７の出力とSIOの出力とを選択するマルチプレクサ10
が接続されている。
するマルチプレクサ９が接続され、加算部６には、保持
部７の出力とSIOの出力とを選択するマルチプレクサ10
が接続されている。
学習用の入力パターンは、入力パターンとその転置行
列との積であり、シフトレジスタ４に保持されたベクト
ルの全要素の１つを乗じたものを加算する。この１つの
要素の保持のために保持部11が設けられている。
列との積であり、シフトレジスタ４に保持されたベクト
ルの全要素の１つを乗じたものを加算する。この１つの
要素の保持のために保持部11が設けられている。
このように構成された入力パターンは１行毎に加算部
６において記憶行列Ｍに加算される。
６において記憶行列Ｍに加算される。
前記量子化部３は最大値を固定する機能に切換ること
が可能であり、入力パターンと記憶行列との和において
所定の最大値を越えるものがあるときにはそれを所定の
最大値に変更する。例えば記憶行列の各要素を８ビット
とすると、入力パターンとの加算により要素が255を越
え０に戻るおそれがあるが、最大値を255に規制してお
けばそのような問題は生じない。
が可能であり、入力パターンと記憶行列との和において
所定の最大値を越えるものがあるときにはそれを所定の
最大値に変更する。例えば記憶行列の各要素を８ビット
とすると、入力パターンとの加算により要素が255を越
え０に戻るおそれがあるが、最大値を255に規制してお
けばそのような問題は生じない。
前述のとおり、この発明に係るパターン判定装置は、
連想モデルであるアソシアトロンを範とし、記憶行列を
シリアル入出力メモリに記憶しておき、記憶行列を１行
単位で読み出しては入力パターンとの乗算を行ない、記
憶行列と入力パターンとの乗算を行ない、乗算結果の各
要素を量子化することにより想起を発生し、一方学習に
際しては、前記メモリから記憶行列を１行単位で読み出
しては、入力パターンとその転置行列との積を加え、ま
た加算後の各要素が所定最大値を越えないように最大値
を固定するものである。ここにシリアル入出力メモリ例
えばデュアルポートメモリはメモリの一行分を一度にシ
リアルI/Oに呼びだし、その後１クロック毎に各要素を
読み出すことができるので想起、学習を極めて高速で行
ない得る。
連想モデルであるアソシアトロンを範とし、記憶行列を
シリアル入出力メモリに記憶しておき、記憶行列を１行
単位で読み出しては入力パターンとの乗算を行ない、記
憶行列と入力パターンとの乗算を行ない、乗算結果の各
要素を量子化することにより想起を発生し、一方学習に
際しては、前記メモリから記憶行列を１行単位で読み出
しては、入力パターンとその転置行列との積を加え、ま
た加算後の各要素が所定最大値を越えないように最大値
を固定するものである。ここにシリアル入出力メモリ例
えばデュアルポートメモリはメモリの一行分を一度にシ
リアルI/Oに呼びだし、その後１クロック毎に各要素を
読み出すことができるので想起、学習を極めて高速で行
ない得る。
これによって、脳細胞モデルの集積回路化、あるいは
既存の回路の組合せによる脳細胞モデルの具現化を可能
にし得るという優れた効果を有する。
既存の回路の組合せによる脳細胞モデルの具現化を可能
にし得るという優れた効果を有する。
第１図はこの発明に係るパターン判定装置の一実施例を
示すブロック図、第２図は同実施例の量子化部を示すブ
ロック図、第３図入力パターンとなる文字のドットパタ
ーンを示す概念図である。 １……デュアルポートメモリ、２……行列演算部、３…
…量子化部、４……連想用入力部、５……乗算部、６…
…加算部、７……保持部、８……デュアルポートメモ
リ、9,10……マルチプレクサ、11……保持部。
示すブロック図、第２図は同実施例の量子化部を示すブ
ロック図、第３図入力パターンとなる文字のドットパタ
ーンを示す概念図である。 １……デュアルポートメモリ、２……行列演算部、３…
…量子化部、４……連想用入力部、５……乗算部、６…
…加算部、７……保持部、８……デュアルポートメモ
リ、9,10……マルチプレクサ、11……保持部。
Claims (1)
- 【請求項１】入力パターンを出力パターンに変換するた
めの変換マトリックスを登録するためのシリアル入出力
メモリと、このシリアル入出力メモリの出力と入力パタ
ーンとの行列演算を行う行列演算部と、行列演算部の出
力の各要素を量子化する量子化部と、前記入力パターン
とその転置行列との積により構成されるマトリックスと
前記変換マトリックスとの和を求める加算部と、この加
算部の出力の各要素の最大値を規制する最大値固定部と
を備えているパターン判定装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003584A JP2744983B2 (ja) | 1988-01-11 | 1988-01-11 | パターン判定装置 |
| EP89100421A EP0327817B1 (en) | 1988-01-11 | 1989-01-11 | Associative pattern conversion system and adaptation method thereof |
| DE198989100421T DE327817T1 (de) | 1988-01-11 | 1989-01-11 | Assoziatives musterkonversionssystem und anpassungsverfahren dafuer. |
| US07/295,763 US5040230A (en) | 1988-01-11 | 1989-01-11 | Associative pattern conversion system and adaptation method thereof |
| DE68927014T DE68927014T2 (de) | 1988-01-11 | 1989-01-11 | Assoziatives Musterkonversionssystem und Anpassungsverfahren dafür |
| US07/501,875 US5136653A (en) | 1988-01-11 | 1990-03-29 | Acoustic recognition system using accumulate power series |
| GR89300174T GR890300174T1 (en) | 1988-01-11 | 1990-05-11 | Associative pattern conversion system and adaptation method thereof |
| US08/033,465 US5416850A (en) | 1988-01-11 | 1993-03-18 | Associative pattern conversion system and adaption method thereof |
| US08/307,072 US5506915A (en) | 1988-01-11 | 1994-09-16 | Associative pattern conversion system and adaptation method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003584A JP2744983B2 (ja) | 1988-01-11 | 1988-01-11 | パターン判定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01180079A JPH01180079A (ja) | 1989-07-18 |
| JP2744983B2 true JP2744983B2 (ja) | 1998-04-28 |
Family
ID=11561502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63003584A Expired - Lifetime JP2744983B2 (ja) | 1988-01-11 | 1988-01-11 | パターン判定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2744983B2 (ja) |
-
1988
- 1988-01-11 JP JP63003584A patent/JP2744983B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 中野馨，「アソシアトロンとその応用」，電子通信学会インホメーション理論研究会，１９６９年９月１２日，ＩＴ６９−２７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01180079A (ja) | 1989-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1290854C (en) | Two-dimensional discrete cosine transform processor | |
| JP2671120B2 (ja) | データ処理セルおよびデータプロセッサ | |
| US4153897A (en) | Method and device for detecting the similarity between standard and unknown patterns | |
| EP0629969A1 (en) | Artificial neuron and method of using same | |
| JPS58169675A (ja) | モノリシツク型高速フ−リエ変換回路 | |
| US4429414A (en) | Pattern recognition system operating by the multiple similarity method | |
| CN109117940B (zh) | 基于卷积神经网络的目标检测方法、装置、终端及存储介质 | |
| US7296048B2 (en) | Semiconductor circuit for arithmetic processing and arithmetic processing method | |
| JP2744983B2 (ja) | パターン判定装置 | |
| JP2001527249A (ja) | 画像検出用装置 | |
| CN110502975B (zh) | 一种行人重识别的批量处理系统 | |
| JPH06253134A (ja) | 画像処理装置 | |
| Ma et al. | Accelerating SVD computation on FPGAs for DSP systems | |
| US6938064B1 (en) | Method for computing fast Fourier transform and inverse fast Fourier transform | |
| KR940005348B1 (ko) | 데이터 분배방법 및 그 장치 | |
| KR0119725B1 (ko) | 선형변환 방법을 이용한 영상처리용 병렬기억장치 | |
| US20240094986A1 (en) | Method and apparatus for matrix computation using data conversion in a compute accelerator | |
| Sid-Ahmed | A hardware structure for the automatic selection of multi-level thresholds in digital images | |
| EP0365878A2 (en) | Image processing method | |
| CN117391175A (zh) | 一种用于类脑计算平台的脉冲神经网络量化方法及系统 | |
| JPH01209582A (ja) | 画像認識システム | |
| CN115951858A (zh) | 数据处理器、数据处理方法和电子设备 | |
| Feldman | Programming languages | |
| JP2575856B2 (ja) | 演算回路 | |
| JP2861435B2 (ja) | パイプライン形演算装置 |