JPS58169675A - モノリシツク型高速フ−リエ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は一般にデジタル信号処理回路に係り、特に、１
組のデータ入力信号に基いて高速フーリエ変換（ＦＦＴ
）機師を果たす回路に係る。フーリエ変換は、経時変化
量の周波数スペクトルを通常は電気信号の形態で導出す
る数学的解決である。

フーリエ変換は、スペクトル分析を含む非常に広範表分
野で役立っている。

幾つかの予備的な定義をしておけば、フーリエ変換を更
に研究していくための基礎として役立つであろう。先ず
８＠１に、時間に対して信号の債の変化をプロットした
グラフは、時間領域ての信号表示と称される。これに対
応して信号のスペクトル内容をプロットした本ので、成
るレンジの周波数に対して信号蚕巾を表わしているグラ
フは、周波数領域での信号表示と称される。フーリエ変
換は、時間領域の表示から周波数領域の表示へと信号を
変換する数学式である。逆フーリエ変換は、周波数領域
の表示から時間領域の表示へと信号を変換する数学式−
である。離散的フーリエｆ換（０ＦＴ）幻゛、連続的な
形態のフーリエ変換の特殊な場合と脅えらｈる。紺敢的
フーリエ変換は、個々の時間間隔で取り出された一連の
周期的なサンプルによって定めらｆｌ−る経時変化信号
から１組のスペクトル＆　１］なしへしは係数を決定す
る。

良く知られてし）るように、１９６０年伏の中頃に、離
散的フ−リエ変換を迅速に計算する技術が開発さｆ′ま
た。こり、らの技術に高速フーリエ変換（ＦＦＴ）とし
て知られるようになったが、これは、Ｍａｔｈｅｍａｔ
　ｌｃｓ　ｏｆ　Ｃｏｍｐｕｔａｔｉｏｎ　（１９６５
年）、第１９１！１．第９０号、第２９７−３０１ｊｊ
に掲載されたＪ・Ｗ、Ｇｏａｌｌ　　及びＪ、Ｖｖ、Ｔ
ｕｋｅｙ著のＩ・複素フーリエ級数の機械計算用のアル
ゴリズムＩと題する論文Ｋｆｉ！初に説明されている。

＋Ｗ＋達フーリエ変換か開発されて以来、離散的フーリ
エ変換をハードウェアで解（ための数多くの色々な設計
が提案されてｂる。ｌ１ｉ１１散的フーリエ変換を解く
ネスト式ループ演算を実行するコンピュータシステムア
ーキテクチャ’　とａするＷｌｎｏｇｒａｄ　　氏の米
国特許第４，１５６，９２０号には、この分野の多くの
特許が列挙されている。

Ｗｌｒｌｏｇｒ・ｄ　氏の特許及びその第４カラムに列
挙された特許は公知技術の例であると考えられる。基本
的１ＣＦｉ、この分野でのこれ首での発明は、フーリエ
変換の計算を簡単化するか又は計算効率を改善するよう
な種々の特殊な構造に向けられたものである。然し乍ら
、本発明以前のこのような特殊設計のＦＦＴハードウェ
アは比較的かさばる上に、速度及び消費電力の両方の点
で効率が悪い。更に、これまで、このようなハードウェ
アの編成には、共通のメモリを共有する若干の高速乗算
回路が使用されている。このようなシステム′では、典
型的にメモリのアクセス時間によって計算速度が限定さ
れ、計算速度は比較的遅い。

マイクロプロセッサが開発されて以来、高速フーリエ変
換を計算する技術には、フーリエ変換機峠を果たすよう
にプログラム５．されたマイクロプロセッサが次第に一
般的に使用されるようになつ几。

然し乍ら、マイクロプロセッサ構造の一般化された特性
により、計算速度が比較的遅いことが多くの使用目的に
対して大きな制約となっている。公知のＦ　Ｆ　Ｔ−・
−ドウエアに伴なう別の間Ｉ！１Ｍは、特殊目的の設計
であるか、マイクロプロセッサでの実施に基いたもので
あるかに拘りなく、かさばった回路を用込ずに高速度で
多量のＦＦＴ計算を処理するように容易に拡張できない
ことである。

以上の説明より、高速フーリエ変換回路を改良すること
が現在でも強く要望されていることが明らかであろう・
特に、消費電力が低く、サイズが小さく、非常に高速度
であり、然も比較的多量のＦＦτ計算を受は容れるよう
に拡張できるような高速フーリエ変換回路が必要とされ
ている。本発明はこの要望を満たすものである。

本発明は、リードオンリメモリ（ＲＯＭ　）　ｓ　ラン
ダムアクセスメモリ（ＲＡＭ　）、計算素子及び制御回
路を備えていてこれが全て１つのモノリシックチヅデに
形成されているような完全内蔵式のモノリシック型高速
フーリエ変換回路を提供する。

簡単に一般的に説明すると、本発明のモノリシック型回
路は、高速乗算回路と、ＦＦＴの回転（ｔｗｉｄｄｌｅ
　）　７アクタを記憶するリードオンリメモリと、入力
データ、中間結果及び出力データを記憶する２ボートの
ランダムアクセスメモリドを備えている。又、乗算回路
からの楕をランダムアクセスメモリからの入力データ及
び中間データと合成する第１及び＠２の加算回路と、ラ
ンダムアクセスメモリと乗算回路又は加算回路との間に
転送されるデータの一時的な記憶装置を果たすレジスタ
スタック（レジスタ隼合体）とが含まれている。ランダ
ムアクセスメモリの劉き込みパスにはデータ入力レジス
タを接続することかで合、該メモリの読み取りパスには
データ出力レジスタを接続することができる。更に、回
路素子間のデータ転送を制御したり、乗算回路、ランダ
ムアクセスメモリ、加算回路及びレジスタスタックの作
ａを制御したりする信号を発生するように、制御タイミ
ング回路が用いられる。かくて本発明の回路は、データ
入力レジスタに送られてランダムアクセスメモリに記憶
された１組の入力信号から１組のＦＦＴ係数を計算する
ように働く。

木琴ＥｌｌｌのここにＩ〜り上げる好ましい寮施例では
、作動速摩を高くするために、乗算回路と第１の加６回
路とが結合さｈて１つの乗算器−アキュムレータにされ
る。この乗算器−丁キー１人レータからの精の和ｔ−を
第２の加ヤ回路においてランダムアクセスメモリ７５為
らのデータと合成すれる。

乗Ｓ′器−アキュムレータ（開路及び第２の加算回路は
、ｌバタフライｌ＠ＩＡＬと称され′る非常に多数の計
算を行なうように繰り返し使用され、時間的デ７メーシ
ョン（ｄｅｃｌｍａｔｌｏｎ　Ｉｎ　ｔｉｍ＠）　　と
して知られている方決によりＦＦＴが計算される。本発
明は、周梗数的ｒシメーション（ｄ・ｅ１ｍ自ｔｌｏｎ
Ｉｎ　ｆｒｅｑｕｅｎｃｙ　）　　として知られている
別の方法を用いた形襲でも実施できる・各々のバタフラ
イ計算では、乗ｌｌ器−丁キュムレータと填２の加算回
路とが繰り返し使用されて、Ａ　＋　ＷＢ　　及び＾−
ＷＢという形式の式が評価される。但し、Ａ、Ｂ及びＷ
は暉素量であり、Ｗの値はリードオンリメモリに記憶さ
ねたＦＦＴ１回転ファクタｌである。回転７アクタとは
、これｔ乗算する複素量Ｂの回転を果たす単位長さの位
相子である。

制御・タイミング回路は、予備コード化論理配列体と、
制御カウンタと、命令デコーダとを備えている。基本的
には、予備コード化論理配列体は、制御カウンタ及び命
令デコーダにより与えられた値に基いて複数本の出力制
御ラインに側副信号を発生する。制御カウンタの値は外
部から供給されるクロック信号によって進められ、回路
のタイミングａ能を果たす・予備コード化論理配列体か
らの制御信−ｔ８は、乗算器−アキュムレータ回路と、
データ入力レジスタ及びデータ出力レジスタト、レジス
タスタックと、第２の加算回路と、リードオンリメモリ
に接続された出力レジスタとに送られる。更に、予備コ
ード化論理配列体は、リードオンリメモリ及びランダム
アクセスメモリ内の配憶位置を選択するためのコード化
アドレスを形成するＯ 命令デコーダは、データのロード、データの取り出し、
ＦＦＴの実行、等々といったモノリシック型回路の！ａ
能のうちのどれを行なうべきかを指示するコード化命令
ワードを受は取る。制御・タイミング回路には比較器も
含まれており、この比較器は外部から送られるチップ選
択コードヲ、特定回路に対して予め選択され九チップ識
別コードと比較する。この比較３において一致が得られ
た場合には、命令デコーダにストローブ信号が与えられ
、命令の実行が開始される。回路に供給することのでき
るコート°命令の１つは、予備コード化論理配列体に接
続された状態レジスタに５ピット状態ワードを与える状
態命令である。

本発明の重要な％徴は、使利な共通パス構造体を介して
回路へ外部から接続を行なえることである。従って、複
数個０ＦＦＴ回路をパス構造体に接続することができ、
パス構造体はデータ入力ラインと、データ出力ラインと
、状態レジスタラインと、命令コードワードラインと、
チップ選択ラインと、その他必要な全てのクロック及び
電源ラインとを含んでいる。ＦＦ７回路のこの共通パス
システムの作動にとって重要なことは、チップ選択信号
を用いることにある。各々のＦＦ７回路には独特のチッ
プ識別子をもたせることができるので、チップ選択ライ
ンをノ］いることにより必要に応じて特定の回路をアド
レスすることができる。

このようなパス構成でｔよ、１つのチップで行ない得る
以上の大規模なＦＦ７機能を実行するように回路を系統
的に編成することができる。例えば、解説の目的で詳細
に述べる基本的なＦＦ７回路は３２ｄｇインドの高速７
−リエｆ換を行なう。又、３２ポイントのＦＦＴナツプ
を１６個用いて１０２４／インドのＦＦＴを実行するよ
うな構成も一例として説明する。ＦＦ７回路のモジュー
ル化と、ＦＦＴ回路モジュールが互いに他に対して非同
期で作動できることにより、多量のＦＦ↑計算を色々な
形態で行なうように設計することができる。

レジスタスタックは、乗算器−アキュムレータ及び加算
回路とランダムアクセスメモリとの間のパイプライン即
ちバッフ了として慟〈。本発明のここに示す実施例では
、レジスタスタックは、＾レジスタ、８実数レジスタ、
Ｂ虚数レジスタ及びＲレジスタと称される４つの別々の
レジスタを備えている。前記したように、回路は時間的
デシメーションの原理に従ってＦＦ７機能を実行し、そ
して乗算器−アキュムレータ及び加算回路は＾＋ＳＷ　
及び＾−８Ｗ　　という形式のバタフライ計算を実杓す
る。＾、Ｂ及びｗＨ全て一般的ＫＩ１票量であるから、
バタフライ計算には、４回の乗算と、６回の加算又は減
簾とが必要とされる６Ｂ実数レジスタ及びＢ虚数レジス
タｒｉ複素量８の実数及び虚数成分を保持するのに用い
られ、＾レジスタは実行されている演算の段階に基いて
量＾Φ実数成分又は虚数成分のいずれかを保持するよう
に用いられる。

θレジスタｒｉ乗数値を乗算器−アキュムレータ回路に
牙り、被乗数はリードオンリメモリから検索され、そし
て積は第１加算回路、即ち乗算器−アキュムレータ回路
のアキュムレータ部分に適当に累積される。！Ｊｉ本乗
算Ｗａを行なうのに必要とされる２回の槙の加ＪＩｌｔ
ｆｉ、乗算器−アキュムレータ回路において実行され、
その結果は第２の加算回路へ送られる。第２の加算回路
への他方の入力は＾レジスタから送られ、加算又は減算
の結果はＲレジスタ即ち結果レジスタへ送られ、そして
ここからランダムアクセスメモリへ戻される。量８に対
して２つのレジスタを用いることにより、メモリ読み取
〕パスに対する競合がなくなる。

以上の説明より、本発明は高速フーリエ変換ハードウェ
アの分野に著しい進歩をもたらすことが明らかであろう
。特に、計算素子、メモ刃及び制御回路を１つのチップ
にまとめたことにより、効率が高く、消費電力が低く然
も連間が非常に速いＦＦ７回路が影成される。回路の速
度及び処理能カバ、ブース（Ｂｏｏｔｈ　）アルゴリズ
ム乗算器を用いること、ＦＦＴ回転ファクタを２進コー
ｒではなくブースコードで記憶すること、及びランダム
アクセスメモリと計算素子との間のインターフェイスに
レジスタスタックを１用いることを含む構造素子の組合
せによって決まる。更に、便利なバス構成体とチップ選
択回路とを組合わせたことにより、本発明の回路を同じ
型式の他の回路と結合させて大規模なＦＦＴ演算を行な
うことができる。

本発明の他の特徴及び効果は添付図面を参照した以下の
詳細な説明より明らかとなろう。

添付図面に示されたように、本発明は高速フーリエｆ換
（ＦＦＴ）を計算するハードウェアに関する。フーリエ
ｆ換は数学的には技術文献に充分に説明されている。本
発明は新規な数学的解法に関するものではなく、ＦＦ’
Ｔ機能を果たすように公知の数学的解法を実施する新規
なハードウェアに関するものである。必要Ａ式について
は説明するが、その展開はここでは示さない。ＦＦＴの
それ以上の数学的な説明け、Ｐｒｅｎｔ　Ｉｃｅ　−Ｈ
ａｌ　Ｉ社のＬａｗｒｅ’ｎｃｅ　Ｒ，Ｒａｂｌｎｅｒ
及びＢｅｒｎａｒｄ　Ｇｏｌｄ　　著の！デジタル信号
処理の理論と応用Ｉと題する文献（１９７５年）を参照
されたい。

一定時間シーケンスｘ（ｎ）・・・但しｎは０からＮ　
−１まで変化する・・・の離散的フーリエ変換（ＤＦＴ
）は次のように定義される。

但し％　Ｘ（ｋ）　　はＮポイン）ＦＦＴの周波を係数
であり、そして×（ｎ）は時間領域における周期関数の
時間サンプルである・　　　　“ この式＃′ｉ通常次のように簡単化される・但し、Ｗ＝
。−１（２“／Ｎ） 基数２の時間酌デシメーション型ＦＦＴとして知られて
いる形式の高速フーリエ変換を行なう場合には、変換の
規模が各段で次々に２分化される。

ここに述べる回路では、３２ポイントＦＦＴが１対の１
６／イン）　Ｆ　’Ｆ　Ｔに分けられ、これらは次いで
４個の８ポイン）ＦＦＴに分けられ、これらは次いで８
個の４ポイン）ＦＦＴに分けられ、最終的にＦｉ１６個
の２ポイントＦＦＴに分けられる。

これＩ／′１ＦＦＴＫ関する種々の文献に充分説明され
ており、例えば、上記のＲａｂｌｎｅｒ及びＧｏｌｄ　
　著の文献の第６章に説明されている。３２ポイントＦ
ＦＴに対する計算が給２図の信号流れ線図に承されてい
る。この信号流れ線図の左側に示されたｘ　（０）から
ｘ（３１）ｔでの量ｔｆｉＦＦＴ回路への廿ンプル入力
であり、一方この信号流れ線図の右側に０から３１まで
番号性Ｈされた信４ｊ＃′ｉ計算により生じるＦＦＴ係
数である。この信号流れ線図１ｊ％画路の作動段階即ち
ノヤスが５つあることを示しており、こｔｌに数値３２
か２０５乗であるというｐＡ係から導出でｈる。

この信号流れ線図にヌｆｊいられる規定は、矢先かこれ
Ｋ　ｌｌＪ！接した複ネにＷ３　　との乗算を表わして
いるとレ−うことである。第２ａｆｊＱに示されたよう
に小さな丸ｒｉ７ＪＬ；算又は減算を表わし７ている＠
第２ａ図に斤、されたバタフラーイ１１ｎモジュールの
谷々への人力か信号名へ及び８で指示されそしてその出
力が信刊名Ｃ及びＯで相承される場合には、バタフライ
モークユールで行なわれる計算は次の通りである。

Ｃ：　　Ａ　　＋　　ＢＷ Ｄ：Ａ−ＢＷ Ｗの値は通常ｒｒ　’回転ファクタｌと称され、上記＜
２７式の次に示したＷの式から明らかなように、この回
転ファクタは、単位長さの位相子と２π／′５２の整数
倍である角度方向とをＰ−ｈｔている。ＷｋとしてＦｉ
５２１ＶＡの値が考えられるが、１６個に単に符号が逆
であるだけであるから、１６個だけを記憶すればよい。

時間的デシメーションによるＦＦＴ計算の別の良く知ら
れた特徴に、バタフライ計算への入力を取り出したとこ
ろと同じメモリ位置に各バタフライ計算の結果が記憶さ
れること〒ある。特に、各バタフライ計算のＣ及び０出
力は、そのバタフライ計算の＾及び８入力と同じ位置に
記憶されて戻される。このため、ＦＦＴ計算はＩ同位ｔ
ＭＩアルゴリズムと称される。

第２図から明らかなように、出力係数を本来の順序即ち
０−３１で４えるべき場合には、ＦＦ７回路への入力を
まぜ合わせの順序で記憶しなければならない。Ｒａｂｌ
ｎｅｒ及びＧｏｌｄ′ｌｆの第３６４頁に述べられたよ
うに、寸ぜ合わせの順序を計算するには簡単なアルゴリ
ズムがある。これは、基本的には、各項の本来の順序の
指示を表わしてｂる２進表示のピットシーケンスを逆転
し、次いで、このピット逆転した２進表示からまぜ合わ
せ順序の指示を計算することを含む。

上記した一般型式の高速フーリエ変換を実行する技術は
色々なものが示唆されているが、本発明以帥のものけど
ｈ屯、かさばる上に消費電力が多く熱電比較的速度が都
いという欠点がある。本発明の主たる特徴によれば、メ
モリ、計算素子及び制御（ロ）路を含む１つのチップに
かいて高速フーリエ変換が行なわれ、従って速度及び消
費電力が著しく改善される。　　　　　　　　　　　　
　″第１図のブロック図に示されたように、不発−の回
路は、２４Ｘ４８ピツトのリードオンリメモリ（ＲＯＭ
）１０と、１６Ｘ１６ピツトの乗算器−ア中ユムレータ
回路１２と、１７ビツトの加算ｌｆｆ１Ｍ１４と、　２
ｙｌｅ−）のランダムアクセスメモリ（ＲＡＭ）１６と
、計算素子及びメモリ素子の作動を制御するのく用いら
れる予備コード化論理配列体１８とを備えている。又、
４個の１６ピツトレゾスタ、即ち＾レジスタ２０と、Ｂ
ルジスタ２４と、８Ｒレゾスタ２２と、Ｒレジスタ２６
とを有したレジスタスタックも含まれておや、これらの
レジスタは乗算器−ア午エムレータ回路１２及び加算回
路１４とや抄取りされるデータの中間記憶装置をなすよ
うに働く。２４ビツトのＷレジスタ２８はリードオンリ
メモリ１０と乗算器−アＩＦユムレータ回路１２との間
の中間記憶装置として働く、又、ＦＦ７回路は、リード
オンリメモリのアドレスデコτダ３０と、ＲＡＭの書き
込みアドレスデフ−／３２と、ＲＡＭの読み＊ｂアドレ
スデコーダ３４とを備えている。ランダムアクセスメそ
り１６にはデータ人力レジスタ３６及びデータ出力レジ
スタ３８が接続されている。更Ｋ、第１図に示された回
路は、状態レジスタ４０と、命令デコーダ４２と、予備
コード化論理配列体のカウンタ４４と、アンドｒ−）　
４６と、アドレス比較１）４８とを備えて訃ね、これら
Ｋついては以下で詳細に述べる。

第１図に示され九乗算器−ア中エムレータ回路１２は、
乗算回路１２ａと、複素乗算ＷＢにより得た乗算積を合
成する加算回路１２ｂとで構成されるものと考えられる
。然し乍ら、速変を最大にするため、本発明のことに取
ね上げる好ましい実施例では、回路１２魯と１２ｂとが
結合されて、乗算器−ア中ユムレータ回路１２とされる
。

基本的には、第１図に示された回路は、ランダムアク七
スメヒリ１６に記憶された！５２１１１１の複素変数に
基いてＦＦＴ横能を果九す。ＦＦＴは、第２図に示され
良信号流れ線図に基き、各パタ７ツィ計゛算の基本的な
計算素子として乗算器−ア午ユムレータ回路１２及び加
算回路１４を用いて、計算される。Ｗｋ　　ファクタは
リードオンリメモリ１０に記憶され、ライン６０を経て
Ｗレジスタ２８へ転送きれ、次いで、ライン６２を経て
乗算器−７中工ムレータ回路１２へ送られる。各々のバ
タフライ計算に対し、量ＳＯ実数部及び虚数部がランダ
ムアクセスメモリ１６から読み取りパスを介して検索さ
れ、そしてライン６４及び６６を経て８Ｒレジスタ２２
及び８ルジスタ２４へ各々転送される。各々の複素乗算
が乗算器−アキュムレータ回路１２で計算されると、複
索積の実数成分及び虚数成分を表わしている２つの積の
和が乗算器−アキュムレータ回路からライン６８を経て
加算回路１４へ送られる。

＾レジスタ２０は、ランダムアクセスメモリ１６からラ
イン７０を経て実数及び虚数データを受けｉＲす、これ
らのデータはライン７２を経て加算器へも送られる。加
算□器１４での各加算又は減算の結果はライン７４を経
てＲレジスタ２６へ転送され、そしてここからライン７
６を経てランダムアクセスメモリ１６の書き込みパスへ
送り返される。データ転送、乗算及び加算の各作動は、
予備コード化論珊配列体１８からＷレジスタ２８、乗算
儒−ア中ユムレータ回ｌｉｔ！１２．加算回路１４、レ
ジスタスタック２０．２２．２４及び２６へと延びてい
る制御ライン８０の信号によって指示される。

６ビツトのアドレスコードはライン８２を経てＲＯＭの
アドレスデコーダ３０へ送られ、このアドレスデコーダ
はリードオンリメモリ１０への４８本のワードアドレス
ライン８４のうちの１本を選択する。同様に１６ビツト
のアドレスコードはライン８６及び８８を経て書き込み
アドレスデコーダ３２及び読み取りアドレスデコーダ３
４へ各に送られる。これらのデコーダ３２及び３４から
のアドレス選択ライン９０及び９２はランダムアクセス
メモリ１６内のアドレスを適当に選択する。もう１組の
制御ライン９６が予備コード化鍮珊配列体１８からデー
タ人力レジスタ３６及びデータ出力レジスタ３８へと延
びて訃抄、辷れは、ライン９８を経てランダムアク令ス
メ毫すヘ送られるデータ人力と、ランダムアクセスメモ
リからライン１００を経て送られるデータ出力とを制御
する。

予備コード化一連記列体１８は、予備コード化論珊配列
体（ＰＬ＾）のカウンタ４４によりライン１０２を経て
送られるコードと、命令デコーダ４２からライン１０４
を軽て送られるコードとに応答して、ライン８０．８２
．８６．８８及び９６に適当なアドレス及び制御信号を
発生する。

クロック信号は１０６で示されたようにカウンタ４４及
び命令デコーダ４２へ送られる。複数のコード化命令の
うちの１つが２イン１０８を経て命令デコーダ４２へ送
られる。然し乍ら、命令デコーダ４２への人力として接
続されたライン１１Ｇを経て適当なストローブ信号が受
は取られる首では命令が実行されない、ライン１１００
ストローブ信号はアンドダート４６の出力から導出され
、誼アンドＰ−）の人力にはライン１１２を経てストロ
ーブ命令信号が送られると共に比較器４８から２イン１
１４を経て作動可能化信号が透られる。

比較１Ｉ４８はライン１１６を経てチップ選択信号を受
は取ると共にライン１１８を経てテップ識別子信号を受
は取る。ライン１１８のチップ識別子信号はそのチップ
に対して永久的にコード化されたものでもよいし、ロッ
カースイッチ又はこれと同様のもの（図示せず）Ｋよっ
てセットされてもよい、チップ識別子は、典型的に、大
ＭＡ襖な回路構成で用いられ九各々の回路に対して独特
なものであるように選択される。従って、比較ｌｌ４ｇ
は、ライン１１ｇのチップ選択信号がライン１１８のチ
ップ識別子信号と厳密に一致する時だけライン１１４に
作動可能化出力を発生する。比較器４８からの出力は、
アンドＰ−）　４６がスト四−プ命令を通せるようＫＬ
、命令デコー／４２へのライン１１０に所要のストロー
ブ信号が発生される。

ＰＬ＾のカウンタ４４はクロック信号忙よって駆動され
、このカウンタは主として予備コード化ｐＩＩＩ埋配列
体１８を介して回路の作動をシーケンシングする役目を
果たす、予備コード化論環配列体１８は、マトリクス形
態で構成され九論珊素子の一般化された配列体である。

この配列体１８の人力にはＰＬ＾カウンタ４４及び命令
デコーダ４２からライン１０２及び１０４を経てコード
が送られ、そしてこの配列体１８はその出力としてライ
ン８２，８６及び８８にコード化アドレスを与えると共
に、ライン８０及び９６Ｋｊｉ当にタイミングどりされ
た制御信号を与える。更に、この予備コード化論理配列
体１８はライン１２０を経て状態レジスタ４０に状態出
力を与え、この状聾しゾスタ４０は命令デコーダ４２か
らのライン１２２によって制御される。

命令デコーダ４２に接続された更に別の制御ライン１２
４は通常のＦＦＴ作動又は逆ＦＦＴ作動のいずれかを選
択するのに用いられる。以下で詳細に述べるように１リ
ードオンリメモリ１０は、逆変換及び通常の変換の両方
に対する回転７アクタを含むに充分な福の大きさである
のが好ましい。

乗算回路１２は、プースアルイリｔムとして知られてい
石高遠乗算法の変型形態に基いて作動する。使用される
アルゴリズムは、１９７５年、１０月、ＩＥＥＥ　Ｔｒ
ａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｍｐｕｔ＠ｒｓ　　
の第１０１４−１０１５買に掲載されたＬ＠ｗｌｓ　Ｐ
。

Ｒｕｂ＠ｎｆｌｅｌｄ　　著の“乗算のための変型プー
スアルゴリｆムの証明“と題する論文に説明されている
。

このアルがりｔムによれば、２進乗数量のピットが最下
位ピットから最上位ピットへと走査され、そして被乗数
景をいかに操作して積を形成するかを決定するために３
ピツトづつの組で検討される。

ＦＦＴ回転ファクタをブースコード形態で記憶する意義
及び利点を理解するためには、乗算回路１２・に使用さ
れる変型ブＴスアルゴリｔムを数学的に藺単に調べるこ
とが必要である。更に完全な脱ＩＰｌＫついてはＲｕｂ
＠ｎｆｌ・１ｄ　氏の論文を参照されたい。

先ず第１に、乗数Ｙは２の補数の形態のＮピット分数量
であり、ｙｌ　　は乗数の第１番目のピットであり、ｙ
ｏ　　は符号ピットであ妙そして！’Ｎ−１は最下位ピ
ットであると仮定する。従って、１６ピツトの乗数量Ｙ
は次のような式で表わされる。

Ｙ　−−ｙ　＋ｙ　２”’＋ｙ２２−２＋・・・・・・
・・・１ ＋　ｙｌＢ”Ｓ”　ｙ１４２′″１４　＋　ｙ　１．．
２−１５但し、ツ　ないし”１５　　は０又は１の値を
有する。

変型ブースアルプリズムによれば、乗数ピットは次のよ
うな３ピツトづつの！において検討される・ ｙｌ４　　　　ｙｌ５　　　　ｙＱ ｙ１２　　　　’１Ｓ　　　　Ｖ１４ ｙ１０ｙ１１ｙ１２ ｙ２　　　　　Ｖ３　　　　　ｙ４ ｙ６　　　　　ｙＩ　　　　　Ｖ２ ３つのピットｙｔ’−１％ｙ１　’　Ｙｌ＋１　　の各
組に対し１値ｚ１　　が次式から計算される。

Ｋｌ　　”　　ｙｌ　　＋　Ｖｌ＋１　　”−２ｙｔ−
１被乗数量をＸとすれば、積ＸＹの値は、変型アルゴリ
ズムによれば、次のように表わされる。

これは部分積ＰＰ、　Ｋ対する繰り返し式を形成するよ
う罠展開される。

ｐｐ　　←Ｚ　Ｘ　十（１／４）ＰＰ、＋２１ 但し、１＝ｎ−１、ｎ−５、・・・・・・・・・５．５
．１ プロセスの最終段階として、ＸＹは次のようＫなる。

ＸＹ　＝　（１／２　）ＰＰ　１ このようＫして乗算プロセスは一連の簡単な繰抄返し段
階に変わり、各段階は４で除算するシフトと、被乗数Ｘ
の倍数を加える加算とを含む・２、は５個の値、−２、
−１、Ｏ，＋１、＋２のうちのいずれであってもよいこ
とが明らかであろう。リードオンリメモリＩＯＫ記憶さ
れたＷｋ　　。

値は前以って分っておや然も変化することはないので、
２進コードｙ、ではなくてブースコード値２　が記憶さ
れる場合には、相轟量の時間を節減できる。１６ピツト
の乗数量Ｙの場合には、各々；３ビツトよ抄成る８個の
値”１５　’　”１ｉＳ　％・・・・・・！。

を記憶することが必要である。従って、乗数量をブース
コードで記憶することによ抄得られる高速乗算晴間のペ
ナルティは、各々の１６ピツト乗数量が記憶装置の２４
ピツトを占有するということである。リードオンリメモ
リｌＯは、３２４イン）ＦＦＴを計算するＯＫ必要な１
６個の１ａ’ｔ＝ファク−タｗＱ　−ｗ１５　　の実数
及び虚数成分と、逆ＦＦＴを行なうのに必要な更に１６
個の虚数成分とを受は入れろために、４８Ｘ２４ビツト
の容量を有している。

ツイン１０８を経て命令デコーダ４２へ送られる命令コ
ード入力は次のような特定の意味を有しアい、・、：”
・ コードｏｎｏｎ　：ランダムアクセスメモリへデータを
ロードし、３２ポイントＦＦＴを奥行する。

コード０００１　：反対のピット唄序でランダムアクセ
スメモリからＦＦ７係数を取抄出す。

コード００１０：本来のピット唄序でランダムアクセス
メモリからＦＦＴ係数を散り出す。

コード００１１：ＦＦＴ係数を取抄出し、次の半サイク
ル中に新たなデータをランダムアクセスメモリに書き込
み、そして３２ポイントＦＦＴを奥行する。

コードｏ１ｘｘ：次の計算段階中゛にメモリへ書龜込む
前に全てのワ」ドを右ヘシフトする。

コード１　（ＩＩＸＸ　：状態レゾスタにコード億帰状
態を与える。

コード１１ＸＸ：状態後場命令１ｏｘｘをクリヤする。

命令コードを絆細に説明する前に、状態レジスタ４０に
％えることのできる状態コードについて簡単に述べる。

状態レジスタ４０’ｄ５ビツトである。ピッ）　０　”
”２はＦＦＴ計算の段階番号を記憶する３ピツトカウン
タを構成する。このカウンタは戸−タロ′−ド炸ｉ中に
ゼロに−され、ロード作動が終ってＦＦＴ計算がスター
トする時に最初のカウントを行なう。ピット３はオー／
４−フローフラグである。ＦＦＴ計算計算例らかの時点
でオー・櫂−フローが生じ、右へのシフトによってこれ
が修正されな“い場合には、ピット３が１にセットされ
、これは次のロード作動までクリヤされない。ピット４
は“ビシ−“フラグであり、これはロード作動によって
１にセットされ、ＦＦＴ計算が完了するまでクリヤされ
ない。これはデータ取抄外し作動の影響を受けない。

基本的な命令００００は、人力データの実数及び虚数成
分をランダムアクセスメモリ１６にロードしそして３２
ポイントＦＦＴの計算を開始させるように働くことが明
らかであろう、更に、命令の奥行を開始する際Ｋ“ビジ
ー“コードが伏線しソスタ４０にラッチされる。命令０
００１及び００１０はデータ取り出し命令であり、これ
は、典型的に、ＦＦＴの計算が終了したことが検出され
た際に実行される。命令０００１は反対のピット順序で
ランダムアクセスメモリのアドレスを走査させる。デー
タ人力が本来の順序で与えられた場合には、この出力指
令即ちデータ＊ａ出し指令によって、反対のビット順序
で係数が与えられる。

命令００１０は通常の数字順にＲＡＭのアドレスを走査
させ、周波数の＾くなる順にＦＦＴ係数を出力させる。

命令００１１け、回路の全体的な処理速度を速くするよ
うＫｆＲみ取り作動と書き込み作動とをインターリーブ
させるのに用いられる。この命令はデータとロードと取
り出しとを同時に行なわせ、データのロード及び取抄出
し作動が完了するや否や３２ポイン）ＦＦＴの計算を開
始させる。命令０１ＸＸは右ヘシフトさせる命令である
。この命令は、ＦＦ７の計算が中間段階にある場合には
、直ちに実行されることはない。むしろ、次の段階の開
始まで命令実行が遅らされ、鏡開始時に、全データワー
ドが１ビツトだけ右ヘシフトされ、次いでこの段階中に
メモリへ書き込まれる。状態ワードのオーバーフローピ
ットを監視し、その状態に応じて右シフト命令を発して
、オーバーフローが計算結果の完全性に影響しないよう
に確保することができる。

第３図はＦＦ７回路のチップ配置を示している。

リードオンリメモリ１０、乗算器−アキュムレータ回路
１２、予備コード化論珊配列体１８、ランダムアクセス
メモリ１６、加算回路１４、並びにレジスタ２０．２２
．２４及び２６は、テップを通ろ信号及びデータ経路の
長さを最小限にするように配置されていることが明らか
であろう、テップはＱＭＯＳプロセスを用いて２電クロ
ンという範囲の最小幾何学形状で製造されるが、パイ４
−２又はＮＭＯ８形態で製造されてもよい。史に、本発
明は特定の製造プロセスに限定されるものでもないし、
特定の回路噛理系に限定されるものでもない、ここに示
す実施”例では、チップのサイばか約２５６Ｘ２４Ｂミ
ル（５，９Ｘ６．２ｍ１１１）であり、これは約２７，
０ＯＯＩＣ）ＦＥＴｉｊ置ｔ’含む、電源電圧は５．０
ｄｆルトであ抄、チップは人力及び出力の論理レベルに
匹適するトランジスタートランジスタ論理（ＴＴＬ）を
与える６４ビン構成としてパックされる。Ｆ、ｊＴ計算
の実行には約５４．５−９１２０秒を要し、ランダムア
クセスメモリにデータをロードしたり取り出した抄する
には更に１１．８マイクロ秒が必要とされる。従って、
全変換時間は約４７マイクロ秒となる。

３２４！イン）Ｆ　Ｆ７回路の以上の説明よ抄、この回
路はこれと同じ型式の他の回路と結合されて大規模なＦ
ＦＴ計算を実行できることが明らかであろう。１つの３
２デイン）ＦドＴ回路ヘノ外部からの全ての接続は便利
にも１つのパス構造体に対して行なわれ、このパス構造
体は人カ及ヒ′出カｙ”−ｐｔ＋ｘト、’ｙ−ッデ選択
アドレスバスト、Ｌｓレゾスタパスと、電源及びクロッ
クパスとを含んでいる。このような拡張形態においては
、適当な計算回路の選択がチップ選択ライン１１６によ
って行なわれる。第４図に一例として示された１０２４
ポイン）ＦＦ７回路は、第１図を参照して述べた型式の
３２４イｉン）ＦＦ７回路を１６１ｍ使用したものであ
る。この大規模ＦＦｊ形１１には、参照番号１５０．０
ないし１５０．７で示された第１ランクの８個０ＦＦ７
回路と、参照番号１５０．８々いし１５０．１５で示さ
れた穿２ランクの８個のＦＦ７回路とが含オれているこ
とが分かろう、この大規模形態の他の機能段は、＾／Ｄ
コンバータ１５２及び２つのＲＡＭ１５４及び１５５で
示されたフレーム記憶ランダムアクセスメモリを含むサ
ンプリング段と、２つの乗算器−アキュムレータ１５６
及び１５８並びに２つのリードオンリメモリ１５９及び
１６０を含む中間回転段である。ＷＫ別のフレーム記憶
段がランダムアクセスメモリ１６２−１６５で示されて
おり。

そして最後の組のフレーム記憶ＲＡＭがＲＡＭモジュー
ル１７０−１７３で示されている。マイクロプロセッサ
１８２は、Ａ１０コンバータ１５２゜ＦＦＴ回路１５０
１乗算器−アキュムレータ１５６及び１’５８．ｔ！び
にメモリ１５４．１５５．１５９゜１６０．１６２−１
６５及び１７０−１７３へ制御信号を与える。

第４図は、　Ｒａｂｌｎｅｒ及びＧｏｌｄ　　着の論文
に′ＦＦＴＫ対するユニフィールド解法“と称されてい
るものを実施した回路である。２つの入力メモリ１５４
及び１５５け完全な・ぐイブライン型作動即ちバッファ
型作動を与える。これらバッファの一方Ｆｉ書き込み用
でありそして他方は読み取り用である。この回路は、Ｒ
ａｂｌｎａｒ及びＧｏｌｄ　　著の論文に述べられたよ
うに、基本的には１次元信号である大規模Ｎポイントシ
ーケンスを２次元構成として表現しそして処理できると
いう原理に基いて作動する。この解法によれば、１０２
４／インドシーケンスＦｉ３２Ｘ３２マトリクスとして
記憶され処理される。ＦＦ７機能はＩＮ１ランク０ＦＦ
Ｔ回路によりマトリクスの各列に対して実行され。

これＫより生じた係数が回転され、これにより生じたマ
トリクスが第２ランクのＦＦ７回路により行ごとに作動
され、１０２４／インドＦＦＴＩＣ対する係数が所望の
シーケンスで得うれる。

第４図において＃ｉ、Ａ／Ｄコンバータ１５２がサンプ
リング装置からの一連の実数データ値を与え、そしてＦ
ＦＴ作動の初期段階に、入力データの虚数成分に代って
値ゼロが挿入されるものと仮定する。或いは父、入カパ
ッ７ア１５４及び１５５のサイズが２倍であれば％２次
入力サンプリング装ｇＩｔ（図示せず）から送られる虚
数サンプルも処理できる。バッファ１５５にデータが入
れられている間に、バッファ１５４のデータが列ごとに
第１ランク０ＦＦＴ回路１５０．０−１５０．７へ送り
込まれる。そのタイミングは１列０がＦＦＴ回路１５０
．０へロードされ１列】がＦＦＴ回路１５０．１ヘロー
ドされ、・・・・・・列７がＦＦＴ回路１５０．７ヘロ
ードされるというタイミングである。列７がＦＦＴ回路
１５０．７ヘロードされる時までには、第１のＦＦＴ回
路１５０．０はその計算を終了している。これ忙より生
じるＦＦＴ係数は取り出され１次の列即ち列８がこのＦ
ＦＴ回路１５０．０ヘロードされる。

入力データの全ての列が第１ランク０ＦＦＴ回路によっ
て処理されてしまうまでこのプロセスが綬〈、これによ
り、第１ラルクの各ＦＦＴ回路は４つの個々の列を処理
する仁とが明らかであろう。

例えば、ＦＦＴ回路１５０．０社列０．８．１６及び２
４を処理し、そしてＦＦＴ回路１５０゜７け列７，１５
．２３及び３１を処理する。この点に卦いて、ｌ！に入
力データを処理すべき場合には。

入カパツ７ア１５４及び１５５がその役割を習え。

Ａ／Ｄコンバータ１５２ａバッファ１５４へノデータロ
ードを開始し、バッファ１５５Ｆｉバツフア１５４につ
いて述べたのと同４１１！に処理される。

第１ランクのＦＦＴ回路によって処理された各々のデー
タ列は、実数及び虚数成分を有する３２個のＦＦＴ係数
となる。これらの係数は乗算器−アキュムレータ１５６
及び１５８並びにリードオンリメモリ１５９及び１６０
を含む中間の回転区分によって処理される。リードオン
リメモリ１５９及び１６０ｔ′ｉ回転ファクタを含んで
いて中間結果を適当に回転させ、これらは次いで列の形
態でフレーム記憶メモリ１６２−１６５Ｋ”記憶される
。

このデータの記憶には、実数成分に対して１ｏ２４×１
６ピツト、そして虚数成分に対して１ｏ２４Ｘ１６ビツ
トが占有される。それ故、フレーム記憶ランダムアクセ
スメモリ１６２−１６５はこれらの中間結果の記憶に実
際に必要とされる容量の２倍の容量を呈することが明ら
かであろう。これらのバッファ１６２−１６５Ｈ交互の
バッファで対が作られること以外は入力記憶バッファ１
５４及び１５５と同様に使用される。メモリの半分に列
がロードされる間に、他の半分は行ごとに第２ランクの
ＦＦＴ回路に読み込まれる。

フレーム記憶メモリ１６２−１６５からの中間データ、
或いは一度に２つのこれらモジュールからの中間データ
に、行ごとに第２ランク０ＦＦＴ回路１５０．８−１５
０．１５へ読み込憧れる。

第１段のＦＦＴ計算の場合と同様に１行０が舘１ＯＦＦ
Ｔ回路１５０．８へ着み込まれ１行１がＦＦＴ回ｉ１１
５０　、９へ読み込まれ、・・・・・・というようにし
て、！後に行７がＦＦＴ回路１５　Ｑ、１５へ読み込ま
れる。この時には、ＦＦＴ回路ＩＲＱ、８はその計算？
！了してかり、その計算結果が取り出されて１次の行即
ち行８がこのＦＦＴ回路にロードされる。マトリクスの
全ての行が第２ランク０ＦＦＴ回路によって処理されて
しまうまでこのアクセスが続く。第２ランクのＦＦＴ回
路からのＦＦＴ係数の形態の出方データは行ととに２１
１バッファメモリ１７０−１７３ヘロードされる。これ
らのフレーム記憶ランダムアクセスメモリからは、デー
タを列の形態で読み取ることができる。これにより生じ
るデータは周波数が高くなる順のＦＦＴ係数を表わして
いる１６ビツトワード対である。１つの３２ポイントＦ
ＦＴ回路が約４７マイクロ秒でデータを変換できるとす
れば。

図示された形紳では約１８８マイクロ秒の１０２４ポイ
ントＦＦＴ回路となるが、これには７５２マイクロ秒の
潜伏時間がある。換言すれば、ｉ！＃初０ＦＦＴ計算Ｆ
ｉ９４０マイクロ秒か＼るが、その後の各々のＦＦＴｌ
１算Ｆｉ１８８マイク。秒ごとに終了する。

ＦＦＴに対するこのユニフィールド解法で実施されたも
のと同じ原理を他の形＃虻も利用できることが明らかで
あろう。例えば、各々２回使用される２ランク１６個０
ＦＦＴ回路、又は各々１回使用される２ランク３２個の
ＦＦＴ回路、或いは１ランク当たり３２／インドＦＦＴ
で３２＠の計算を行々うようなその他の組合せによって
１０２４−インドＦＦ７回路を実施することができる。

このような構成体は、必要とされるデータ転送と計算と
を整合するようにプログラムされたマイクロプロセッサ
、例えば１８２で示されたマイクロプロセッサ、によっ
て爵も便利に制御することができる。マイクロプロセッ
サ１８２の機能は、基本的には、データ転送を開始させ
そしてＦＦＴ計算を開始させるととＫよって作動を制御
することである。各々のＦＦＴモジュールは互いに他に
対して本質的に非同期で作動できるので、マイクロプロ
セッサは適当なＦＦＴモジュールをその２ＩＩ特のアド
レスによってアドレスしそして計算を開始させる命令を
与えるだけでよい。マイクロプロセッサは、新たなデー
タをＦＦＴモジュールにロードする用意ができたことを
決定すると、そのモジュールに関連した状態をチェック
し１て計算が完了し念ことを確かめそして処理のための
断念なデータセットをロードし始めるだけでよい、ＦＦ
Ｔモジュールは本質的に非同期でありそして便利にも共
通パスシステムへ接続するよう構成されているので、１
つのマイクロプロセッサ又は他の制御素子によって制御
するのに非常忙適している。

以上の説明より１本発明ｉ；ｉＦ　ＦＴハードウェアの
分野に著しい進歩をもたらすことが明らかであろう。特
に、メモリ、計算回路及び制御回路を１つのモノリシッ
クチップに設けた−ことにより、速１が高く、比較的低
重、力であり然もモジュール構成であるというこれまで
に得られなかった効果がＦＦ７回路に与えられる。これ
らの原３１に基いて構成されたチッグＦｉ独特にアドレ
スする仁とができ１便利に制御することができ、然も共
通のパス構成体によってデータを供給することができる
ので、大規模なＦＦＴ計算を処理する大規模な形態へと
回路を容易Ｋ［ｌＩ！することができる―又１本発明を
解説する目的で本発明の等定の実施例を詳細に説明した
が１本発明の精神及び範囲から逸脱することなく種々の
変更がなされ得ることが明らかであろう１例えば、基数
２の１０２４１１！インドＦＦＴについて述べたが、そ
の原理は基数２のＦＦＴに限定される本のではなく、混
合基数０ＦＦＴ計算へと拡張することができる。従って
、本発明は特許請求の範囲のみによって規定される屯の
とする。

【図面の簡単な説明】

第１図は本発明のＩｊＦ理を用いたモノリシック型３２
／インドＦＦＴ回路のブロック図。 第２図は時間的デシメーション法によって３２ポイント
Ｆ　ＦＴ回路で行なわれる計算を説明する信号流れ線図
。 第２ａｌ！！Ｑ＃″を第２図の１つのバタフライ計算モ
ジュールの意義を示す例、 第３図は回路のチップ配置を示す平面図、そして 第４図は第＋１図に示され念型式の３２−インドＦＦ７
回路を１６個用いた１０２４ポイントＦＦＴ回路のブロ
ック図である。 ｌＯ・・・リードオンリメモリ（ＲＯＭ）、１２・・・
乗算器−アキュムレータ回路、１４・・・加算回路。 １６・・・ランダムアクセスメモリ（ＲＡＭ）、１８・
・・予備コード化論理配列体、２０・・・＾レジスタ。 ２４・・・８ルジスタ、２２・・・ＢＲレジスタ、２６
・・・Ｒレジスタ、２８・・・Ｗレジスタ、３０・φ・
ＲＯＭのアドレスデコーダ％　３２・・・ＲＡＭ書き込
みアドレス比較器／Ｓ　３４・・・ＲＡＭ読み取りアド
レスデコーダ、３６・・・データ入力レジスタ、３８・
・・データ出力レジスタ、４０・・・状態レジスタ、４
２・・・命令デコーダ、４４・・・予備コード化論理配
列体のカウンタ、４６・・・アンドｆ−）、４８・・・
アドレス比較器。 手続補正書（方式）　Ｆｉ　”　！１．１２１．事件の
表示：　昭和３ｇ　年特許願　第、！７≠ｊ　号２、発
明の名称　　　下ノリシック型高速フーリエ変換回路３
、　補正をする者 事件との関係　　　出願人 名　　称　　　　　うＩ　Ｔ−ル　ダブリュー　イア＋
−；ｌ？ｌ／−デッド４、代理人 ５、補正命令の日付　　昭和ｊｇ年弘月２乙日６、補正
の対象　　全図面

Claims (9)

【特許請求の範囲】
1. （１）高速乗算回路と、 上記乗算回路からの積を合成する第１の加算回路と、 高速フーリエ変換の回転ファクタを記憶するリードオン
   リメモリと、 読み取りパス及び書き込みパスを有していて、入力デー
   タ、中間結果及び出力データを配憶する２ポートのラン
   ダムアクセスメモリと、上記ランダムアクセスメモリの
   書き込みパスに接続できるデータ入力レジスタと。 上記ランダムアクセスメモリの読み取りパスに接続でき
   るデータ出力レジスタと、。 上記第１加算回路からの出力を上記ランダムアクセスメ
   モリからの入力データ及び中間データと合成する第２加
   算回路と、 上記ランダムアクセスメモリと、上記乗算回路父は上記
   第２加算回路との間で転送されるデータを一時的に記憶
   するレジスタのスタックと、上記データ人力レジスタに
   送られた１組の入力信号の高速フーリエ変換を計算する
   ように、上記乗算回路、上記ランダムアクセスメモリ、
   十記第１及び第２の加算回路、及び上記レジスタスタッ
   クの作動と、データの転送とを制御する信号を発生する
   制御・タイミング回路とを備えたことを特徴とする高速
   フーリエ変換を行なうモノリシック型回路、
2. （２）　　上記部１＠・タイミング回路は、上記モノリ
   シック型回路に送られたチップ選択アドレスを独特のチ
   ップ鷹別子と比較しそして両者の一致が得られた時に命
   令可能化信号を発生するアドレス昆較器と、 開始さるべき特定回路機能を表わしている命令コードと
   、手記アト°レス比較器からの命令可能化信号とを受は
   取り、命令がその特定の回路のための命令であるかどう
   かを確かめる命令デコーダとを備えている特許請求の範
   囲第（１）項に記載のモノリシック型回路。
3. （３）　　上記制御・タイミング回路は、クロック信号
   に応答して内容が進まされるシーケンシングカウンタと
   、 上記シーケンシングカウンタ及び上記命令テコーダから
   受は取った信号に応答して、上記乗算回路、上記第１及
   び第２の加算回路、上記レジスタスタック、並びに上記
   データ入力レジスタ及びデータ出力レジスタへ制御信号
   を発生すると共に、上記リードオンリメモリ及び上記ラ
   ンダムアクセスメモリへアドレス選択信号を発生するよ
   うに働く予備コード化論理配ｔｉｅＪ体とを更に備えて
   おり、 そして上記予備コード化輸理配列体からの制御信号及び
   アドレス選択信号は、時間的デシメーション法に従って
   、上記ランダムアクセスメモリに入れられたデータΩ高
   速フーリエ変換の計算を行なわせる特許Ｍ諭あ範囲第（
   ２）項に記載のモノリシック型回路。
4. （４）　　上記命令デコーダは、第１命令コードに応答
   して上記人力レジスタから一連の入力データを上記ラン
   ダムアクセスメモリへローｙ　シテ高速フーリエ変換の
   計算を開始させると共に、第２に令コードに応答して上
   記ランダムアクセスメモリから高速フーリエ変換係数を
   上記出力レジスタへ取り出す特許請求の範囲第（３）項
   に記載のモノリシック型回路。
5. （５）上記人力レジスタ及び上記出力レジスタはデータ
   バスラインに接続でき、上記アＰレス比較器に送られた
   チップ選択アドレス信号はチップアドレスバスを経て送
   られ、上記モノリシック型回路は、１つのモノリシック
   型高速フーリエ変換回路で計算できる以上の大規模な高
   速フーリエ変換の８１算を行ない易くするように、共通
   のパス構造体及び他のモノリシック型高速フーリエ変換
   回路へ便利に接続され得る特許請求の範囲第（２）項に
   記載のモノリシック型回路。
6. （６）　　上記高速乗算回路及び上記第１加算回路は。 作動速度を高めるように、１つの乗算器−アキエムレー
   タ回路となるよう結合される特許請求の範囲第（１）項
   又は第Ｃ２）項に記載のモノリシック型回路。
7. （７）　　上記レジスタスタックは、 被乗数の実数成分を保持する＠ルジスタと。 被乗数の虚数成分を保持する第２レジスタと。 上記乗算器−アキュムレータ巨１路からの嘴の和に加え
   られるべき量を保持する第３し・ゾスタと。 上記第２加算回路からの結果を表わす量を保持する第４
   レジスタとを備えている特許請求の範囲第（６）項に記
   載のモノリシック型回路。
8. （８）　　上記高速乗算回路は変型ブースアルゴリズム
   を用いている特許請求の範囲第（１）項又＃ｉ第（２）
   項に記載のモノリシック低回路。
9. （９）　　上記回転ファクタは、変型ブース乗譜アルゴ
   リズムに適合するブースコード形態で上記リードオンリ
   メモリに記憶され、そして上記乗算Ｆｏｌ路はデースコ
   ード形態の乗数量を受は入れるように構成される特許請
   求の範囲第（８）項に記載のモノリシック型回路。 ｕＯ時＋４１ｅｌデシメーンヨン法によって高速フーリ
   エ変換を行なうモノリシック型回路において、高速フー
   リエ変換の回転ファクタを記憶するリードオンリメモリ
   と。 高速乗算回路と、 上記乗算回路からの積を合成する第１の高速加算回路と
   、 上記乗算回路及び上記第１の高速加算回路と共にバタフ
   シ４８士算を行なう第２の高速加算回路と。 読み取りパス及び書き込みパスを有していて、経時賢化
   信号のサンプルから導出された一連の人力複素量を最初
   に記憶し、そして同位置高速フーリエ変換作動の中間結
   果及び最終結果を記１するランダムアクセスメモリと。 上記ランダムアクセスメモリと、上記乗算回路及び加算
   回路との間のデータ転送に対してバッファとして働くレ
   ジスタスタックと、上記リードオンリメモリと上記乗算
   回路との閣のバッファとして働く回転ファクタレジスタ
   と、 データのサンプルを入力するように上記ランダムアクセ
   スメモリの書き込みパスに接続された入力レジスタと、 高速フーリエ変換係−数を出力するように上記ランダム
   アクセスメモリの読み取りパスに接続された出力レジス
   タと、 リードオンリメモリのアドレスデコーダと、ランダムア
   クセスメモリの読み取りアドレスデコーダと、 ランダムアクセスメモリの書き込みアドレスデコーダと
   。 上記乗算回路及び加算回路を繰り返し使用してバタフラ
   イ計算を行なうことにより高速フーリエ変換の計算を行
   なうように、上記乗算回路及び加算回路とのデータのや
   り取りを制御すると共に上ｉ乗算回路及び７１０算回路
   の作動を制御する信号を発生する制御・タイミング回路
   とを備えたことを特徴とするモノリシック型回路。 ０υ　上記制御・タイミング回路は、 上記モノリシック型回路に送られたチップ選択アドレス
   を独特のチップ識別子と比較しそして両者の一致が得ら
   れた時に命令可能化信号を発生するアドレス比較器と、 開始さるべき特定回路機能を表わしている命令コードと
   、上記アドレス比較器からの命令可能化信号とを受は取
   り、命令がその特定の回路のための命令であるかどうか
   を確かめる命令デコーダとを備えている特許請求の範囲
   第０１項に記載のモノリシック型回路。 （１２上記制御・タイミング回路は、 クロック信号に応答して内容が進撞されるシーケンシン
   グカウンタと、 上記シーケンシングカウンタ及び上記命令デコーダから
   受は皐った信号に応答して、上記乗算回路、上記第１及
   び第２の加算回路、上記レジスタスタック１、並びに上
   記データ入力レジスタ及びデータ出力レジスタへ制御信
   号を発生すると共に、上記リードオンリメモリ及び上記
   ランダムアクセスメモリへアドレス選択信号を発生する
   ように慟〈予備コード化論理配伺体とを更に備えており
   、 そして上記予備コード化＊ｍ配列体からの制御信号及び
   アドレス選択信号は、時間的デシメーション法に従って
   、上記ランダムアクセスメモリに入れられたｒ−夕の高
   速フーリエ変換の計算を行なわせる特許請求の範囲第旧
   ）項に記載のモノリシック型回路う ０′３　　上記命令デコーダは、第１命令シードに応答
   して上記入力レジスタから一連の入力データを上記ラン
   ダムアクセスメモリへローＰし−ｃ４速フーリエ変換の
   １算を開始させると共に、Ｉ＠２命令コードに応答して
   上記ランダムアクセスメモリから高速フーリエ変換係数
   を上記出力レジスタへ取り出す特許請求の範囲第ｔ１２
   項に記載のモノリシック型回路。 Ｏ４）　　上記入力レジスタ及び上記出力レジスタはデ
   ータパスラインに接続でき、上記アドレスバス器に送ら
   れたチップ選択アドレス信号はチップアドレスバスを経
   て送られ、上記モノリシック型回路は、１つのモノリシ
   ック型高速フーリエ変換回路で＃＋算できる以上の大規
   模な高速フーリエ変換の耐電を行なｈ易くするように、
   共通のパス構造体及び池のモノリシック型高速フーリエ
   変換回路へ１更利に接続され得る特許請求の範囲第１］
   １１項に記載のモノリシック型回路。 Ｏ５上記高速加算回路及び上記第１の高速加算回路は、
   作動速度を高めるように、１つの乗算器−アキュムレー
   タ回路となるよう結合される特許請求の範囲第０１項又
   は第４１１項に記載のモノリシック型回路。 ｉｅ　　上記レジスタスタックは、 被乗数の実数成分を保持する第４レジスタと、被乗数の
   虚数成分を保持する第２レソスタと、上記乗算器−アキ
   ュムレータ回路からの積の和に加えられるべき量を保持
   する第３レゾスタと。 上記第２加算回路からの結果を表わす量を保持する第４
   レジスタとを備えている特許請求の範囲第（１９項に記
   載のモノリシック型回路。 ０ｎ　　上記第１及び第２のレジスタは、上記ランダム
   アクセスメモリの読み取り″パスを経てデータを受は取
   ると共に上記乗算器−アキュムレータ回路へ被乗数デー
   タを送るように接続され。 上記ＩＪｇ５レジスタは、上記ランダムアクセスメモリ
   の読み取りパスを経てデータを受は取ると共に上記第２
   加算１弓路へデータを送るように接続され、 上記第４レジスタは、上記第２加算回路から和のデータ
   を受は取ると共忙上記ランダムアクセスメモリの書き込
   みパスへデータを送るように接続される特許請求の範囲
   第（１υ項に記載のモノリシック型回路。 （旧　上記乗算器−アキュムレータ回路は変型ブースア
   ルゴリズムを用いている特許請求の範囲第０１項に記載
   のモノリシック型回路。 Ｉ　上記回転ファクタは、変型ブース乗算アルコ９リズ
   ムに適合するブースコード形態で上記リードオンリメモ
   リに記憶され、そして上記乗算回路はブースコード形態
   の乗数量を受は入れるように構成される特許請求の範囲
   第αａ項に記載のモノリシック型回路。 ｌ　　上記モノリシック型回路は３２ポイントの高速フ
   ーリエ変換を計算するように働き、上記ランダムアクセ
   スメモリは６４ワードの配憶量を備えていて、高速７−
   リエ変換の同位置計算を行なうように３２個の複素量を
   保持し。 上記リードオンリメモリｉ４８ワードの記憶量を備えて
   いて、通常の高速７−リエ変換及び逆高速フーリエ変換
   の計算を行なうように１６個の複素」及びそれらの共役
   量をブースコード形態で保持する特許請求の範囲第ＦＩ
   ！Ｉ項に記載のモノリシック型回路。 、２υ　Ｉ　Ｘ　ｍ　＝　Ｎとすれば％　１×ｍ配列で
   Ｎ個の複素人力量を保持する第１のランダムアクセス紀
   １意マトリクスと、 上記第１のランダムアクセス記憶マトリクスから入力デ
   ータを列ごとに受は取り、そして中間処理の高速７−リ
   エ変換係数を与えるように接続された第１ランクのモノ
   リシック型高速フーリエ変換回路と、 上記中間処塩の高速プーリエ変換係数に回転を与える１
   対の乗算回路及び１対の回転ファクタ用リードオンリメ
   モリと、 回転が与えられた上記中間処理の高速フーリエ変換係数
   を保持する第２のランダムアクセス配憶マ□トリクスと
   、 上記第２のランダムアクセス記憶マトリクスから入力デ
   ータを行ごとに受は取りそして最終的な１組の高速フー
   リエ変換係数を与えるように接続された第２ランクのモ
   ノリシック型高速フーリエ変換回路と、 上記モノリシック型回路のうちの適当な回路に対して高
   速フーリエ変換作動を選択し、回路構造体を通してのデ
   ータの転送を制御する制御手段を備えていて、 全ての上記モノリシック型高速フーリエ変換回路は共通
   のパス構造体に接続されており、そして上記制御手段に
   より適当な高速フーリエ変換計算を開始できるようにす
   るチップアト°レス回路を備えていふことを特徴とする
   大規模なＮポイント高速フーリエ変換回路構造体。 （至）各々の上記モノリシック型高速フーリエ変換回路
   は、 高速フーリエ変換の回転７アクタをブースコード形態で
   記憶するリードオンリメモリと、変量ブースアルボＩ）
   ｆムを用い良高速乗算器−アキュムレータ回路と、 上記乗算器−アキュムレータ回路と共にバタフライ計算
   を行なう高速加算回路と、 絖み取りパス及び書き込みパスを有していて、経時変化
   信号のサンプルから導出された一連の人力複素量を最初
   に記憶し、そして同位置高速フーリエ変換作動の中間緒
   条及び最終結果を記憶するランダムアクセスメモリと、 上記ランダムアクセスメモリと、上記乗算−一アキュム
   レータ回路及び加算回路との間のデータ転送に対してバ
   ッファとして働くレジスタスタックと、 上記リードオンリメモリと上記乗算器−ア中ユムレータ
   回路との間のバッファとして働く回転７アクタレゾスタ
   と、 データを人力するように上記２ンダムアク竜スメモリの
   書き込みパスに接続された人力レジスタと、 高速フーリエ変換係数を出力するように上記ランダムア
   クセスメモリの読み取り　ｚ４スに接続された出力レジ
   スタと、 リードオンリメモリのアドレスデコーダと、ランダムア
   クセスメモリの読み取りアドレスデコーダと、 ランダムアクセスメモリの書き込みアドレスデコーダと
   、 上記乗算器−アキュムレータ回路及び加算回路を繰り返
   し使用してバタフライ計算を行なうととによ抄高速り−
   リエ変換の計算を行なうように１上記乗算儲−７中二＾
   、レーク回路及び加算回路とのデータのやり取りを制御
   すると共に上記乗算器−アキュムレータ回路及び加算回
   路の作動を制御する信号を発生する制御・タイ電ング回
   路とを備えた特許請求の範囲第四項に記載の回路構造体
   。