JP2742432B2 - Method for manufacturing semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000002955 isolation Methods 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 238000001312 dry etching Methods 0.000 description 10
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- -1 silicide compound Chemical class 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
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- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置その製造方法に関する。The present invention relates to a method for manufacturing a semiconductor device.
従来の半導体装置の素子分離構造（アイソレーション
構造）は、選択酸化法により形成した厚いSi酸化膜をア
イソレーション領域とするものである。一方素子の微細
化に伴い、この選択酸化法に代わる素子分離方法として
溝埋込み法が注目され、その具体的方法は特開昭57−23
240に記載されている。In a conventional element isolation structure (isolation structure) of a semiconductor device, a thick Si oxide film formed by a selective oxidation method is used as an isolation region. On the other hand, along with the miniaturization of elements, a trench filling method has attracted attention as an element isolation method instead of the selective oxidation method.
240.
この溝埋込みアイソレーションの方法を第６図から第
10図を用いて説明する。まず、Si基板101上に厚いSi酸
化膜102をLPCVD法ないしは熱酸化法により形成する。上
記Si酸化膜102をリソグラフィ及びドライエッチング技
術によりパターニングし、第６図に示すように所望の位
置に穴を形成する。さらに、上記Si酸化膜102をエッチ
ングマスクとしてドライエッチングすることにより溝10
3を形成する。この溝103の内部に、熱酸化法により薄い
Si酸化膜104を形成した後、Si基板101に対して傾斜角を
もってイオン打ち込みすることによりチャネルストッパ
105を形成する。この後、LPCVD法により溝103の内径の1
/2より厚いSi酸化膜106を堆積することにより第７図に
示す構造を得る。次に、Si酸化膜106、102をウエットエ
ッチングすることにより、Si基板101を露出させ、第８
図に示すように溝埋込みアイソレーションが完了する。
次いで、第９図に示すように熱酸化法によりゲート酸化
膜107を形成し、しきい値電圧を調整するために、チャ
ネルにイオン打ち込みを行なってチャネル110を形成し
た後、ワード線となる多結晶Si108をLPCVD法により堆積
し、ゲート加工し、イオン打ち込みによりソース・ドレ
イン111形成を行なうことにより、第10図に示すような
溝埋込みアイソレーションを有する半導体装置が形成で
きる。The method of this trench filling isolation is shown in FIG.
This will be described with reference to FIG. First, a thick Si oxide film 102 is formed on a Si substrate 101 by an LPCVD method or a thermal oxidation method. The Si oxide film 102 is patterned by lithography and dry etching techniques to form holes at desired positions as shown in FIG. Further, the trench 10 is dry-etched using the Si oxide film 102 as an etching mask.
Form 3. The inside of the groove 103 is thinned by a thermal oxidation method.
After the Si oxide film 104 is formed, the channel stopper is formed by ion implantation at an inclined angle with respect to the Si substrate 101.
Form 105. After that, the inner diameter of the groove 103 is reduced to 1 by the LPCVD method.
By depositing a Si oxide film 106 thicker than / 2, the structure shown in FIG. 7 is obtained. Next, the Si oxide films 106 and 102 are wet-etched to expose the Si substrate 101, and the eighth
As shown in the figure, the trench filling isolation is completed.
Next, as shown in FIG. 9, a gate oxide film 107 is formed by a thermal oxidation method, and ions are implanted into a channel to form a channel 110 in order to adjust a threshold voltage. Crystal silicon 108 is deposited by LPCVD, gate processing is performed, and source / drain 111 is formed by ion implantation, whereby a semiconductor device having trench buried isolation as shown in FIG. 10 can be formed.
以上の製造工程において、以下の問題点が存在する。
（１）ゲート酸化膜は第８図に示すSi基板101上に形成
されるため、溝エッジ部109においてゲート酸化膜107の
局所的な薄膜化がおこり、電界が集中することにより絶
縁耐圧低下等の信頼性劣化が生じる。（２）Si基板101
表面を露出させるためには、Si酸化膜106、102をウエッ
トエッチングすることが必要となる。このため、溝に生
め込んだSi酸化膜106にわずかなすき間や欠陥がある
と、そこだけ縦方向のエッチングが進み、第10図のよう
なゲート加工を行なうときにエッチング残りが発生し、
ワード線のショートを引き起こすことがある。なお、Si
酸化膜106、102のエッチングをドライエッチングのみに
より行なうと、Si基板101の表面にダメージを生じデバ
イス特性に悪影響を与える。従って、Si酸化膜106、102
エッチングに、ドライエッチングを用いる場合でも、あ
る程度Si酸化膜を残してドライエッチングを終了し、Si
基板を露出する段階ではウエットエッチングを用いる必
要がある。The following problems exist in the above manufacturing process.
(1) Since the gate oxide film is formed on the Si substrate 101 shown in FIG. 8, the gate oxide film 107 is locally thinned at the groove edge portion 109, and the electric field is concentrated so that the withstand voltage is reduced. The reliability of the device deteriorates. (2) Si substrate 101
In order to expose the surface, it is necessary to wet-etch the Si oxide films 106 and 102. For this reason, if there is a slight gap or a defect in the Si oxide film 106 formed in the groove, the etching in the vertical direction proceeds by that amount, and an etching residue occurs when performing gate processing as shown in FIG.
It may cause shorting of the word line. Note that Si
If the etching of oxide films 106 and 102 is performed only by dry etching, the surface of Si substrate 101 is damaged, which adversely affects device characteristics. Therefore, the Si oxide films 106 and 102
Even when dry etching is used for etching, dry etching is terminated while leaving a certain amount of Si oxide film, and
At the stage of exposing the substrate, it is necessary to use wet etching.
本発明の目的は、集積度が高く、かつ、信頼性の高い
半導体装置を製造する方法を提供することにある。An object of the present invention is to provide a method for manufacturing a highly reliable semiconductor device with a high degree of integration.
上記目的を達成するために、本発明の半導体装置の製
造法は、半導体基板上に、絶縁膜を形成し、その上に、
アモルファスSi層を形成し、この絶縁膜とアモルファス
Si層を通して半導体基板に溝を形成することにより、絶
縁膜をゲート絶縁膜とし、アモルファスSi層をゲート電
極の少なくとも一部とする絶縁ゲート型電界効果トラン
ジスタを構成し、さらに上記の溝を用いて溝埋込みアイ
ソレーションを構成するようにしたものである。In order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention includes the steps of: forming an insulating film on a semiconductor substrate;
An amorphous Si layer is formed.
By forming a groove in the semiconductor substrate through the Si layer, the insulating film is used as a gate insulating film, an insulated gate type field effect transistor in which the amorphous Si layer is at least a part of the gate electrode is configured, and further using the above-described groove. The groove buried isolation is configured.
上記の溝を形成した後に、溝内に絶縁物を埋込み、次
ぎにエッチングにより表面を平坦化するようにすること
が好ましい。さらにその後に、イオン打ち込みにより電
界効果トランジスタのチャネルを形成するようにするこ
とが好ましい。After forming the above-mentioned groove, it is preferable that an insulator is buried in the groove, and then the surface is flattened by etching. Furthermore, it is preferable that the channel of the field effect transistor is formed by ion implantation thereafter.
このような方法により、アクティブ領域上のゲート電
極の配線の厚さが、上記アイソレーション領域上のゲー
ト電極配線の厚さより厚くなるようにすることができ
る。また、溝のエッジ部におけるゲート絶縁膜の厚さ
が、エッチング部以外におけるゲート絶縁膜の厚さより
厚くなるようにすることができる。According to such a method, the thickness of the gate electrode wiring on the active region can be made thicker than the thickness of the gate electrode wiring on the isolation region. Further, the thickness of the gate insulating film at the edge portion of the groove can be made larger than the thickness of the gate insulating film at portions other than the etched portion.
本発明の溝埋込みアイソレーションを有する半導体装
置では、ゲート絶縁膜及びこれを覆う導電性膜が溝形成
前に形成される。このことにより、以下の作用が生じ
る。（１）ゲート絶縁膜は、全く凹凸を持たないSi基板
上に形成される。従って、ゲート絶縁膜は均一性に優
れ、Si基板の構造に依存した局所的な薄膜化は存在しな
い。（２）上記導電性膜は、溝に埋め込んだ絶縁膜をエ
ッチバックして、能動領域上の該絶縁膜を除去する際
の、エッチストッパとなる。これにより上記エッチバッ
クをドライエッチングにより行なっても、Si基板に対し
て、タメージを与えることが無く高精度な加工が可能と
なる。また、上記エッチバックをドライエッチングのみ
で行なうことにより、溝内に埋め込んだ絶縁膜に透き間
を生じさせることがない。従ってゲート加工を容易に行
なうことができ、信頼性の高い半導体装置を製造するこ
とが可能になる。In the semiconductor device having trench buried isolation of the present invention, the gate insulating film and the conductive film covering the gate insulating film are formed before the trench is formed. This produces the following effects. (1) The gate insulating film is formed on a Si substrate having no unevenness. Therefore, the gate insulating film has excellent uniformity, and there is no local thinning depending on the structure of the Si substrate. (2) The conductive film serves as an etch stopper when the insulating film buried in the trench is etched back and the insulating film on the active region is removed. Thus, even if the above-mentioned etch back is performed by dry etching, high-precision processing can be performed on the Si substrate without giving damage. Further, by performing the above-mentioned etchback only by dry etching, no gap is generated in the insulating film buried in the groove. Therefore, gate processing can be easily performed, and a highly reliable semiconductor device can be manufactured.
以上の二つの作用により、上述した溝埋込みアイソレ
ーションに伴う問題点が解決される。The above two effects solve the problems associated with the trench buried isolation described above.
実施例１ 以下、本発明の一実施例を第１図から第５図を用いて
説明する。まず、第１図のようにSi基板101上に熱酸化
法によりゲート酸化膜107を形成した後、ワード線とな
る多結晶Si203をLPCVD法により50nm程度堆積した。次に
LPCVD法により厚いSi酸化膜102を堆積し、これをリソグ
ラフィ及びドライエッチング技術によりパターニングし
た。上記Si酸化膜102をエッチングマスクとしてドライ
エッチングすることによって幅0.6μｍの溝103を形成し
た。この溝103の内部に、熱酸化法による薄いSi酸化膜1
04を形成した後、傾斜角をもってＢを５×1012cm-2イオ
ン打ち込みすることによりチャネルストッパ105を形成
して、第２図に示す構造を得た。このとき、溝103エッ
ジ部109におけるゲート酸化膜107は、図には示していな
いが他の部分におけるよりも厚くなっている。Embodiment 1 Hereinafter, an embodiment of the present invention will be described with reference to FIGS. First, as shown in FIG. 1, after a gate oxide film 107 was formed on a Si substrate 101 by a thermal oxidation method, polycrystalline Si 203 serving as a word line was deposited to a thickness of about 50 nm by an LPCVD method. next
A thick Si oxide film 102 was deposited by the LPCVD method, and this was patterned by lithography and dry etching techniques. A groove 103 having a width of 0.6 μm was formed by dry etching using the Si oxide film 102 as an etching mask. Inside the groove 103, a thin Si oxide film 1 is formed by a thermal oxidation method.
After the formation of 04, the channel stopper 105 was formed by ion-implanting B at an inclination angle of 5 × 10 12 cm −2 to obtain the structure shown in FIG. At this time, the gate oxide film 107 at the edge portion 109 of the groove 103 is thicker than other portions, though not shown in the drawing.
上記Si酸化膜102をドライエッチングにより除去した
後、LPCVD法により厚いSi酸化膜106を堆積し第３図のよ
うに溝103内部にSi酸化膜106を埋め込んだ。この後、Si
酸化膜106をドライエッチングによりエッチバックして
多結晶Si203を露出させた後、BF2を1.4×1012cm-2イオ
ン打ち込みすることによりチャネル110を形成した（以
下チャネルインプラと称す）。このとき、上記イオン打
ち込みは多結晶Si203を通して行なわれるため、該多結
晶Si203はできるだけ薄いことが望ましい。また上記多
結晶Siに替えLPCVD法により560℃以下で形成したアモル
ファスSiを用いると容易に薄い導電性膜を形成でき都合
が良い。さらに、多結晶Siにおいては結晶の粒界が存在
するため上記多結晶Si203を50nm以下にした場合次のよ
うな問題が生じる。すなわち、上述した方法でSi酸化膜
102を除去する際、前記結晶粒界にピンホールが発生
し、それによりゲート酸化膜107にもピンホール等のウ
ィークスポットが発生しても絶縁性に劣化の生じること
がある。これに対し、多結晶Si203に替えて前記アモル
ファスSiを用いれば、上記絶縁性の劣化は生じることが
なく、本発明は、より有効なものとなる。上記イオン打
ち込みの後、再び多結晶Si108を300nm堆積し第４図に示
す構造を得た。最後に、多結晶Si203、108に不純物とし
てＰを１×1020cm-3導入した後ゲート加工、Asを５×10
15cm-2打ち込みとすることによりソース・ドレイン111
を形成して、溝埋込みアイソレーションを有する半導体
装置（第５図）を形成した。本実施例にみられるように
各電極上面はほぼ同一平面となっている。After the Si oxide film 102 was removed by dry etching, a thick Si oxide film 106 was deposited by the LPCVD method, and the Si oxide film 106 was buried inside the groove 103 as shown in FIG. After this, Si
After the oxide film 106 was etched back by dry etching to expose the polycrystalline Si 203, a channel 110 was formed by ion implantation of BF 2 at 1.4 × 10 12 cm −2 (hereinafter referred to as channel implantation). At this time, since the ion implantation is performed through the polycrystalline Si 203, it is desirable that the polycrystalline Si 203 be as thin as possible. If amorphous Si formed at 560 ° C. or lower by the LPCVD method is used instead of the polycrystalline Si, a thin conductive film can be easily formed, which is convenient. Furthermore, since the crystal grain boundary exists in polycrystalline Si, the following problem occurs when the polycrystalline Si 203 is set to 50 nm or less. That is, the Si oxide film
When removing 102, a pinhole is generated at the crystal grain boundary, and even if a weak spot such as a pinhole is generated in the gate oxide film 107, the insulating property may be deteriorated. On the other hand, if the amorphous Si is used instead of the polycrystalline Si 203, the above-described deterioration of the insulating property does not occur, and the present invention becomes more effective. After the above-described ion implantation, polycrystalline Si108 was again deposited to a thickness of 300 nm to obtain a structure shown in FIG. Finally, after introducing P as an impurity into polycrystalline Si 203 and 108 at 1 × 10 20 cm −3 , gate processing is performed, and As
Drain 111 by a 15 cm -2 implanted
To form a semiconductor device having trench buried isolation (FIG. 5). As seen in the present embodiment, the upper surfaces of the respective electrodes are substantially flush with each other.
なお、本実施例の平面図を第12図に示す。図のAA′断
面が第５図に示されている。BB′断面は第４図に示され
ている構造とほぼ同じ構造となる。FIG. 12 shows a plan view of this embodiment. A section taken along the line AA 'is shown in FIG. The cross section taken along the line BB 'is almost the same as the structure shown in FIG.
本実施例では、溝103の形成の際、エッチングマスク
にSi酸化膜102を用いたが、これをホトレジストマスク
に置き換えてもよい。この場合、ホトレジストマスクは
多結晶Si203上に形成されるためSi基板101を汚染するこ
とがなく、本発明においては有用な方法である。また、
本実施例では、ワード線材料として多結晶Siを用いた
が、Ｗ、Mo、Ti、Ta等の金属材料やそのシリサイド化合
物、あるいは、これらを含む積層膜を用いることも可能
である。さらに、上記多結晶Siを形成する際、LPCVD炉
内部に、不純物を導入し、第５図での不純物導入を省く
ことも可能である。第11図にゲート電極を多結晶SiとＷ
シリサイド化合物213との積層膜で構成した場合の本発
明の実施例を示す。In this embodiment, when forming the groove 103, the Si oxide film 102 is used as an etching mask, but this may be replaced with a photoresist mask. In this case, since the photoresist mask is formed on the polycrystalline Si 203, it does not contaminate the Si substrate 101, and is a useful method in the present invention. Also,
In this embodiment, polycrystalline Si is used as the word line material. However, it is also possible to use a metal material such as W, Mo, Ti, Ta, or a silicide compound thereof, or a laminated film containing these. Further, when forming the polycrystalline Si, it is possible to introduce impurities into the LPCVD furnace and omit the introduction of impurities in FIG. FIG. 11 shows a gate electrode made of polycrystalline Si and W
An example of the present invention in the case of a laminated film with a silicide compound 213 will be described.
なお、本発明による溝埋込みアイソレーションを用い
れば素子分離領域の最小線幅を0.5μｍ以下にすること
が可能であり、最小線幅を0.5μｍの本発明における溝
埋込みアイソレーションを用いてDRAMを試作し、動作す
ることを確認した。In addition, if the trench isolation according to the present invention is used, it is possible to reduce the minimum line width of the element isolation region to 0.5 μm or less, and a DRAM using the trench isolation according to the present invention having a minimum line width of 0.5 μm. Prototype and confirmed that it works.
第１図から第５図による方法（本発明）と、第６図か
ら第10図までによる方法（従来法）とでそれぞれ溝埋込
みアイソレーションを有する半導体装置を製造し、両者
を比較したところ、アイソレーションの性能には有為さ
が見出せなかった。しかし、ゲート酸化膜の絶縁耐圧を
ゲート面積0.5cm2を持つトランジスタにより比較したと
ころ、絶縁耐圧の不足による不良発生率が従来法による
半導体装置では、10％程度であるのに対し、本発明によ
る半導体装置では１％以下であることが判明した。ま
た、従来法による半導体装置では、ワード線のエッチ残
りがワード線1mあたり４個所の確率で発生したが、本発
明による半導体装置では、全く発生しなかった。Semiconductor devices having trench buried isolation were manufactured by the method according to FIGS. 1 to 5 (the present invention) and the method according to FIGS. 6 to 10 (the conventional method). No significance was found in the performance of the isolation. However, when the withstand voltage of the gate oxide film is compared with that of a transistor having a gate area of 0.5 cm 2 , the defect occurrence rate due to a shortage of the withstand voltage is about 10% in the semiconductor device according to the conventional method, whereas the failure rate according to the present invention is about 10%. It turned out that it is 1% or less in a semiconductor device. Further, in the semiconductor device according to the conventional method, the etch residue of the word line occurred at a probability of 4 per 1 m of the word line, but in the semiconductor device according to the present invention, it did not occur at all.
第１図から第５図は本発明の一実施例の半導体装置を示
す断面概略図、第６図から第10図は従来の半導体装置を
説明する断面概略図、第11図は本発明の他の実施例の半
導体装置の断面概略図、第12図は第５図に示した半導体
装置の平面図である。 101……Si基板 102、104、106……Si酸化膜 103……溝 105……チャネルストッパ 107……ゲート酸化膜 108、117、203……多結晶Si 109……溝エッジ部 110……チャネル 111……ソース・ドレイン 115……能動領域 116……Si窒化膜 213……Ｗシリサイド化合物1 to 5 are schematic sectional views showing a semiconductor device according to an embodiment of the present invention, FIGS. 6 to 10 are schematic sectional views illustrating a conventional semiconductor device, and FIG. FIG. 12 is a schematic plan view of the semiconductor device shown in FIG. 5, and FIG. 12 is a plan view of the semiconductor device shown in FIG. 101 ... Si substrate 102, 104, 106 ... Si oxide film 103 ... Groove 105 ... Channel stopper 107 ... Gate oxide film 108, 117, 203 ... Polycrystalline Si 109 ... Groove edge 110 ... Channel 111 source / drain 115 active region 116 Si nitride film 213 W silicide compound
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川本 佳史 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭62−92470（ＪＰ，Ａ) 特開 昭59−4047（ＪＰ，Ａ) 特開 昭58−202545（ＪＰ，Ａ) 特開 昭60−65572（ＪＰ，Ａ) ────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yoshifumi Kawamoto 1-280 Higashi Koigakubo, Kokubunji-shi, Tokyo Inside the Central Research Laboratory, Hitachi, Ltd. (56) References JP-A-62-92470 (JP, A) JP-A-59 -4047 (JP, A) JP-A-58-202545 (JP, A) JP-A-60-65572 (JP, A)
Claims (3)
工程、 上記絶縁膜上に、アモルファスSi層を形成する第２の工
程及び 上記絶縁膜及び上記アモルファスSi層を通して上記半導
体基板に溝を形成する第３の工程を有し、 上記絶縁膜をゲート絶縁膜とし、 かつ、上記アモルファスSi層をゲート電極の少なくとも
一部とする絶縁ゲート型電界効果トランジスタを形成
し、 上記溝を用いて溝埋込みアイソレーションを構成するこ
とを特徴とする半導体装置の製造方法。A first step of forming an insulating film on a semiconductor substrate; a second step of forming an amorphous Si layer on the insulating film; and a step of forming an amorphous Si layer on the semiconductor substrate through the insulating film and the amorphous Si layer. A third step of forming a groove, forming an insulated gate field effect transistor using the insulating film as a gate insulating film, and using the amorphous Si layer as at least a part of a gate electrode; Forming a trench buried isolation by using the method.
を埋込み、さらにエッチングにより表面を平坦化する第
４の工程を有することを特徴とする請求項１記載の半導
体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, further comprising, after the third step, a fourth step of burying an insulator in the groove and flattening the surface by etching. Method.
より上記電界効果トランジスタのチャネルを形成する第
５の工程を有することを特徴とする請求項２記載の半導
体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 2, further comprising a fifth step of forming a channel of said field effect transistor by ion implantation after said fourth step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296013A JP2742432B2 (en) | 1988-11-25 | 1988-11-25 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296013A JP2742432B2 (en) | 1988-11-25 | 1988-11-25 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02143461A JPH02143461A (en) | 1990-06-01 |
| JP2742432B2 true JP2742432B2 (en) | 1998-04-22 |
Family
ID=17827991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63296013A Expired - Lifetime JP2742432B2 (en) | 1988-11-25 | 1988-11-25 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2742432B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226466A (en) * | 1992-02-10 | 1993-09-03 | Nec Corp | Manufacture of semiconductor device |
| JP2946920B2 (en) * | 1992-03-09 | 1999-09-13 | 日本電気株式会社 | Method for manufacturing semiconductor device |
| TW347576B (en) * | 1996-12-18 | 1998-12-11 | Siemens Ag | Method to produce an integrated circuit arrangement |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58202545A (en) * | 1982-05-21 | 1983-11-25 | Toshiba Corp | Manufacture of semiconductor device |
| JPS594047A (en) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | Fabrication of semiconductor device |
| JPS6065572A (en) * | 1983-09-21 | 1985-04-15 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPS6292470A (en) * | 1985-10-18 | 1987-04-27 | Nec Corp | Semiconductor device |
-
1988
- 1988-11-25 JP JP63296013A patent/JP2742432B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH02143461A (en) | 1990-06-01 |
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