JP2739798B2 - Program loading device - Google Patents
Program loading deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、プログラムローディン
グ装置に関し、特にローディングするプログラムが複数
種類ある場合のプログラムローディング装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a program loading device and, more particularly, to a program loading device having a plurality of types of programs to be loaded.
【０００２】[0002]
【従来の技術】従来のプログラムローディング装置は図
２に示すように、上位パネル３と複数の下位パネル４ａ
〜４ｃとから構成されている。下位パネル４ｂ及び４ｃ
の内部構成は下位パネル４ａと同じなので、図示を省略
する。2. Description of the Related Art As shown in FIG. 2, a conventional program loading apparatus comprises an upper panel 3 and a plurality of lower panels 4a.
To 4c. Lower panels 4b and 4c
Has the same internal configuration as that of the lower panel 4a, and is not shown.
【０００３】上位パネル３の中には、装置全体を監視す
る監視ＣＰＵ３１と、この監視ＣＰＵ３１がアクセスす
るメモリ３２とが有り、下位パネル４ａの中には、ＣＰ
Ｕ４３と、このＣＰＵ４３がアクセスするメモリ４２
と、同じくＣＰＵ４３がアクセスするデュアルポートメ
モリ４１とが有る。The upper panel 3 includes a monitoring CPU 31 for monitoring the entire apparatus and a memory 32 accessed by the monitoring CPU 31. The lower panel 4a includes a CP.
U43 and the memory 42 accessed by the CPU 43
And a dual port memory 41 accessed by the CPU 43.
【０００４】上位パネル３の監視ＣＰＵ３１はバスを介
し下位パネル４ａ〜４ｃのデュアルポートメモリ４１に
アクセスし、監視ＣＰＵ３１とＣＰＵ４３がデュアルポ
ートメモリ４１を介して通信することにより、上位パネ
ル３のメモリ３２内にあるプログラムを下位パネル４ａ
〜４ｃのメモリ４２にローディングしていた。The monitoring CPU 31 of the upper panel 3 accesses the dual-port memory 41 of the lower panels 4a to 4c via a bus, and the monitoring CPU 31 and the CPU 43 communicate with each other via the dual-port memory 41. Lower-level panel 4a
4c was loaded into the memory 42.
【０００５】[0005]
【発明が解決しようとする課題】この従来のプログラム
ローディング装置では、上位パネル内のロード元のメモ
リにアクセスする監視ＣＰＵが下位パネル内のロード先
のメモリにアクセスするＣＰＵと直接通信していたの
で、ロードされるプログラムが２種類ある場合には、監
視ＣＰＵはロードするプログラムを選択してさらにロー
ド先のＣＰＵを選択することが必要であり、上位パネル
の監視ＣＰＵの動作が複雑になるという問題点があっ
た。In this conventional program loading device, the monitoring CPU accessing the load source memory in the upper panel communicates directly with the CPU accessing the load destination memory in the lower panel. When there are two types of programs to be loaded, it is necessary for the monitoring CPU to select the program to be loaded and then to select the loading destination CPU, which complicates the operation of the monitoring CPU on the upper panel. There was a point.
【０００６】又、ＣＰＵのメモリ空間を監視ＣＰＵのメ
モリ空間に割り当てる必要があるため、上位パネルの監
視ＣＰＵのメモリ空間を増加させるという問題点があっ
た。Further, since it is necessary to allocate the memory space of the CPU to the memory space of the monitoring CPU, there is a problem that the memory space of the monitoring CPU of the upper panel is increased.
【０００７】[0007]
【課題を解決するための手段】本発明のプログラムロー
ディング装置は、装置全体を監視する監視ＣＰＵと、こ
の監視ＣＰＵによってアクセスされ複数のプログラムを
保持した第１のメモリとを備える上位パネルと、前記第
１のメモリに保持された複数のプログラムのうちから前
記監視ＣＰＵによって読出された第１及び第２のプログ
ラムが書込まれる第１のデュアルポートメモリと、この
第１のデュアルポートメモリを介し前記監視ＣＰＵと通
信する第１のＣＰＵと、この第１のＣＰＵによってアク
セスされ前記第１及び第２のプログラムのうちのいずれ
か一方が書込まれる第２のメモリと、前記第１のＣＰＵ
によってアクセスされる第２のデュアルポートメモリ
と、この第２のデュアルポートメモリを介し前記第１の
ＣＰＵと通信する第２のＣＰＵと、この第２のＣＰＵに
よってアクセスされ前記第１及び第２のプログラムのう
ち前記第２のメモリに書込まれなかった方のプログラム
が書込まれる第３のメモリとを備える複数の下位パネル
とを有する構成である。According to the present invention, there is provided a program loading apparatus comprising: a high-level panel having a monitoring CPU for monitoring the entire apparatus, a first memory accessed by the monitoring CPU and holding a plurality of programs; A first dual-port memory into which first and second programs read out by the monitoring CPU from among the plurality of programs held in the first memory are written, and via the first dual-port memory, A first CPU that communicates with a monitoring CPU, a second memory that is accessed by the first CPU and into which one of the first and second programs is written, and a first CPU
A second dual-port memory accessed by the second CPU, a second CPU communicating with the first CPU via the second dual-port memory, and the first and second memories accessed by the second CPU. And a third memory having a third memory in which a program not written in the second memory is written.
【０００８】[0008]
【実施例】次に本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【０００９】図１は本発明の一実施例を示すブロック図
である。本実施例ではＭＡＩＮ−ＣＰＵ２３用のプログ
ラムをプログラム５と称し、ＳＵＢ−ＣＰＵ２６用のプ
ログラムをプログラム６と称する。又、本実施例ではプ
ログラム５はメモリ１２からメモリ２２にロードされ、
プログラム６はメモリ２１からメモリ２５にロードされ
る場合の動作を説明する。FIG. 1 is a block diagram showing one embodiment of the present invention. In this embodiment, the program for the MAIN-CPU 23 is referred to as a program 5, and the program for the SUB-CPU 26 is referred to as a program 6. In this embodiment, the program 5 is loaded from the memory 12 to the memory 22,
The operation when the program 6 is loaded from the memory 21 to the memory 25 will be described.
【００１０】プログラムローディング装置は、上位パネ
ル１と複数の下位パネル２ａ〜２ｃとにより構成されて
いる。下位パネル２ｂ及び２ｃの内部構成は下位パネル
２ａと同じなので図示を省略する。The program loading device comprises an upper panel 1 and a plurality of lower panels 2a to 2c. The internal configuration of the lower panels 2b and 2c is the same as that of the lower panel 2a, so that the illustration is omitted.
【００１１】上位パネル１の中には、装置全体を監視す
る監視ＣＰＵ１１と、この監視ＣＰＵ１１がアクセスす
るロード元のメモリ１２が有り、このメモリ１２内には
プログラム５とプログラム６が保持されている。監視Ｃ
ＰＵ１１は、プログラム５とプログラム６をメモリ１２
からリードして、バスを介し下位パネル２ａ内のデュア
ルポートメモリ２１にライトする。In the upper panel 1, there are a monitoring CPU 11 for monitoring the entire apparatus and a load source memory 12 accessed by the monitoring CPU 11, and a program 5 and a program 6 are held in the memory 12. . Monitoring C
The PU 11 stores the program 5 and the program 6 in the memory 12
And writes to the dual port memory 21 in the lower panel 2a via the bus.
【００１２】下位パネル２ａの中には、デュアルポート
メモリ２１と、このデュアルポートメモリ２１を介して
監視ＣＰＵ１１と通信するＭＡＩＮ−ＣＰＵ２３と、こ
のＭＡＩＮ−ＣＰＵ２３がアクセスするメモリ２２と、
同じくＭＡＩＮ−ＣＰＵ２３がアクセスするデュアルポ
ートメモリ２４と、デュアルポートメモリ２４を介して
ＭＡＩＮ−ＣＰＵ２３と通信するＳＵＢ−ＣＰＵ２６
と、このＳＵＢ−ＣＰＵ２６がアクセスするメモリ２５
とが有る。The lower panel 2a includes a dual port memory 21, a MAIN-CPU 23 communicating with the monitoring CPU 11 via the dual port memory 21, a memory 22 accessed by the MAIN-CPU 23,
Similarly, a dual port memory 24 accessed by the MAIN-CPU 23 and a SUB-CPU 26 communicating with the MAIN-CPU 23 via the dual port memory 24
And the memory 25 accessed by the SUB-CPU 26
There is.
【００１３】ＭＡＩＮ−ＣＰＵ２３は、プログラム５と
プログラム６をデュアルポートメモリ２１からリードし
てプログラム５をメモリ２２にライトし、プログラム６
をデュアルポートメモリ２４にライトし、ＳＵＢ−ＣＰ
Ｕ２６はプログラム６をデュアルポートメモリ２４から
リードしてプログラム６をメモリ２５にライトする。The MAIN-CPU 23 reads the program 5 and the program 6 from the dual port memory 21, writes the program 5 into the memory 22,
Is written to the dual port memory 24, and the SUB-CP
U 26 reads program 6 from dual port memory 24 and writes program 6 to memory 25.
【００１４】[0014]
【発明の効果】以上説明したように本発明は、ローディ
ングするプログラムが２種類ある場合に、上位パネルの
監視ＣＰＵと下位パネルの第１のＣＰＵの間のローディ
ングは第１のデュアルポートメモリを介し２種類のプロ
グラムを同時に行い、下位パネル内の第１のＣＰＵと第
２のＣＰＵの間で第２のデュアルポートメモリを介しこ
の２種類のうちの１種類のプログラムのローディングを
行うように構成したので、上位パネルの監視ＣＰＵの動
作が単純になり、又、第２のＣＰＵのメモリ空間を監視
ＣＰＵのメモリ空間に割り当てる必要がないため、上位
パネルの監視ＣＰＵのメモリ空間を減少できるという効
果を有する。As described above, according to the present invention, when there are two types of programs to be loaded, the loading between the monitoring CPU of the upper panel and the first CPU of the lower panel is performed via the first dual port memory. Two kinds of programs are simultaneously executed, and one of the two kinds of programs is loaded between the first CPU and the second CPU in the lower panel via the second dual port memory. Therefore, the operation of the monitor CPU of the upper panel is simplified, and the memory space of the monitor CPU of the upper panel can be reduced because the memory space of the second CPU does not need to be allocated to the memory space of the monitor CPU. Have.
【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図２】従来のプログラムローディング装置のブロック
図である。FIG. 2 is a block diagram of a conventional program loading device.
１ 上位パネル ２ 下位パネル １１ 監視ＣＰＵ １２，２２，２５ メモリ ２１，２４ デュアルポートメモリ ２３ ＭＡＩＮ−ＣＰＵ ２６ ＳＵＢ−ＣＰＵ 1 Upper Panel 2 Lower Panel 11 Monitoring CPU 12, 22, 25 Memory 21, 24 Dual Port Memory 23 MAIN-CPU 26 SUB-CPU
Claims (1)
監視ＣＰＵによってアクセスされ複数のプログラムを保
持した第１のメモリとを備える上位パネルと、 前記第１のメモリに保持された複数のプログラムのうち
から前記監視ＣＰＵによって読出された第１及び第２の
プログラムが書込まれる第１のデュアルポートメモリ
と、この第１のデュアルポートメモリを介し前記監視Ｃ
ＰＵと通信する第１のＣＰＵと、この第１のＣＰＵによ
ってアクセスされ前記第１及び第２のプログラムのうち
のいずれか一方が書込まれる第２のメモリと、前記第１
のＣＰＵによってアクセスされる第２のデュアルポート
メモリと、この第２のデュアルポートメモリを介し前記
第１のＣＰＵと通信する第２のＣＰＵと、この第２のＣ
ＰＵによってアクセスされ前記第１及び第２のプログラ
ムのうち前記第２のメモリに書込まれなかった方のプロ
グラムが書込まれる第３のメモリとを備える複数の下位
パネルとを有することを特徴とするプログラムローディ
ング装置。An upper panel including a monitoring CPU for monitoring the entire apparatus, a first memory accessed by the monitoring CPU and holding a plurality of programs, and an upper panel including a plurality of programs held in the first memory. A first dual-port memory into which the first and second programs read out by the monitor CPU are written, and the monitor C through the first dual-port memory.
A first CPU that communicates with a PU, a second memory accessed by the first CPU and in which one of the first and second programs is written,
A second CPU connected to the second CPU, a second CPU communicating with the first CPU via the second dual port memory, and a second CPU
A plurality of lower panels including a third memory accessed by a PU and into which a program of the first and second programs not written to the second memory is written. Program loading equipment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099077A JP2739798B2 (en) | 1992-04-20 | 1992-04-20 | Program loading device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099077A JP2739798B2 (en) | 1992-04-20 | 1992-04-20 | Program loading device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06103190A JPH06103190A (en) | 1994-04-15 |
| JP2739798B2 true JP2739798B2 (en) | 1998-04-15 |
Family
ID=14237861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4099077A Expired - Lifetime JP2739798B2 (en) | 1992-04-20 | 1992-04-20 | Program loading device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2739798B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3598690B2 (en) * | 1996-11-26 | 2004-12-08 | 村田機械株式会社 | Information processing equipment |
-
1992
- 1992-04-20 JP JP4099077A patent/JP2739798B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103190A (en) | 1994-04-15 |
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Legal Events
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