JP2738156B2 - Ｆｓｋ変復調回路 - Google Patents
Ｆｓｋ変復調回路Info
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- JP2738156B2 JP2738156B2 JP1961291A JP1961291A JP2738156B2 JP 2738156 B2 JP2738156 B2 JP 2738156B2 JP 1961291 A JP1961291 A JP 1961291A JP 1961291 A JP1961291 A JP 1961291A JP 2738156 B2 JP2738156 B2 JP 2738156B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＦＳＫ変復調回路に関
し、特に内蔵したアナログフィルタのテスト回路をもっ
たＦＳＫ変復調回路に関する。
し、特に内蔵したアナログフィルタのテスト回路をもっ
たＦＳＫ変復調回路に関する。
【０００２】
【従来の技術】ＦＳＫ（周波数変移変調）方式は、モデ
ム、音響カプラ等を用いたデータ通信に使用される一般
的な方式の一つであり、データ信号の“０”は高い周波
数、“１”は低い周波数に割り当ててデータを伝送す
る。
ム、音響カプラ等を用いたデータ通信に使用される一般
的な方式の一つであり、データ信号の“０”は高い周波
数、“１”は低い周波数に割り当ててデータを伝送す
る。
【０００３】図８はＦＳＫ変復調信号の波形図を示し、
図８（ａ）は、データの原２値信号（送信または復調デ
ータ）、（ｂ）はＦＳＫ信号である。
図８（ａ）は、データの原２値信号（送信または復調デ
ータ）、（ｂ）はＦＳＫ信号である。
【０００４】一般に、データ通信用としては、ＦＳＫ変
復調機能を内蔵した半導体集積回路が使用されるが、高
機能、複雑な機能を内蔵した半導体集積回路において
は、その機能を容易にテストできるようにしておくこと
が要求される。
復調機能を内蔵した半導体集積回路が使用されるが、高
機能、複雑な機能を内蔵した半導体集積回路において
は、その機能を容易にテストできるようにしておくこと
が要求される。
【０００５】従来のＦＳＫ信号変復調回路の一例とし
て、図６に示す回路がある。
て、図６に示す回路がある。
【０００６】図において、まずＦＳＫ信号の復調動作を
行う場合について説明する。電話回線などを通して入力
端子１０に入力された受信ＦＳＫ信号（図８（ｂ））
は、マルチプレクサ回路（以下、ＭＰＸ回路という）１
を通してフィルタ部２に入力される。フィルタ部２は、
アナログのバンドパスフィルタより構成されており、入
力された受信ＦＳＫ信号の不要周波数成分を除去する働
きを行う。この不要周波数成分を除去された受信ＦＳＫ
信号は、ＭＰＸ回路３を通してレベル検出回路５及び復
調回路６に入力される。
行う場合について説明する。電話回線などを通して入力
端子１０に入力された受信ＦＳＫ信号（図８（ｂ））
は、マルチプレクサ回路（以下、ＭＰＸ回路という）１
を通してフィルタ部２に入力される。フィルタ部２は、
アナログのバンドパスフィルタより構成されており、入
力された受信ＦＳＫ信号の不要周波数成分を除去する働
きを行う。この不要周波数成分を除去された受信ＦＳＫ
信号は、ＭＰＸ回路３を通してレベル検出回路５及び復
調回路６に入力される。
【０００７】レベル検出回路５に入力した受信ＦＳＫ信
号は、その信号の受信電力が、有効基準レベル（例え
ば、−４０ｄＢｍ）より大きい場合のみ、出力端子１２
をハイレベルにして復調可能なレベルのＦＳＫ信号が受
信されたことを外部に知らせるようになっている。同様
に、フィルタ部２を通過した受信ＦＳＫ信号を入力した
復調部６では、例えばディジタルカウンティング方式な
どにより、受信ＦＳＫ信号から原２値信号（図８
（ａ））を復調し、その復調結果を、出力端子１３に出
力する。
号は、その信号の受信電力が、有効基準レベル（例え
ば、−４０ｄＢｍ）より大きい場合のみ、出力端子１２
をハイレベルにして復調可能なレベルのＦＳＫ信号が受
信されたことを外部に知らせるようになっている。同様
に、フィルタ部２を通過した受信ＦＳＫ信号を入力した
復調部６では、例えばディジタルカウンティング方式な
どにより、受信ＦＳＫ信号から原２値信号（図８
（ａ））を復調し、その復調結果を、出力端子１３に出
力する。
【０００８】次に、送信データをＦＳＫ信号に変調し送
信する場合には、入力端子１４から入力された送信デー
タ（図８（ａ））が、変調部７で例えば周波数シンセサ
イザ方式などでＦＳＫ信号に変調された後、ＭＰＸ回路
１を通してフィルタ部２に入力され、その不要周波数成
分が除去される。この不要周波数成分を除去された送信
ＦＳＫ信号はＭＰＸ回路３を通った後、出力端子から出
力され、例えば電話回線などを通して送信されるように
なっている。
信する場合には、入力端子１４から入力された送信デー
タ（図８（ａ））が、変調部７で例えば周波数シンセサ
イザ方式などでＦＳＫ信号に変調された後、ＭＰＸ回路
１を通してフィルタ部２に入力され、その不要周波数成
分が除去される。この不要周波数成分を除去された送信
ＦＳＫ信号はＭＰＸ回路３を通った後、出力端子から出
力され、例えば電話回線などを通して送信されるように
なっている。
【０００９】このＦＳＫ変復調回路の場合、入出力され
るＦＳＫ信号の不要周波数成分を除去するために、フィ
ルタ部２にアナログのバンドパスフィルタを用いてい
る。このためＦＳＫ変復調回路の評価時、あるいはＦＳ
Ｋ変復調回路を含んだ半導体集積回路などの量産時に
は、アナログのバンドパスフィルタの周波数特性を試験
する必要がある。
るＦＳＫ信号の不要周波数成分を除去するために、フィ
ルタ部２にアナログのバンドパスフィルタを用いてい
る。このためＦＳＫ変復調回路の評価時、あるいはＦＳ
Ｋ変復調回路を含んだ半導体集積回路などの量産時に
は、アナログのバンドパスフィルタの周波数特性を試験
する必要がある。
【００１０】従来、内蔵したアナログフィルタの周波数
特性を試験する際には、まずテスト端子１５をハイレベ
ルにして、入力端子１０から入力された周波数信号が、
ＭＰＸ回路１を通してフィルタ部２に入力され、さらに
フィルタ部２の出力信号がＭＰＸ回路３を通して、出力
端子９に出力されるように設定する。その入力端子１０
に様々な周波数の信号を順次入力し、出力端子９から出
力された周波数信号の出力レベルを入力周波数信号毎に
測定することにより、フィルタ部２の周波数特性が試験
できるようになっていた。
特性を試験する際には、まずテスト端子１５をハイレベ
ルにして、入力端子１０から入力された周波数信号が、
ＭＰＸ回路１を通してフィルタ部２に入力され、さらに
フィルタ部２の出力信号がＭＰＸ回路３を通して、出力
端子９に出力されるように設定する。その入力端子１０
に様々な周波数の信号を順次入力し、出力端子９から出
力された周波数信号の出力レベルを入力周波数信号毎に
測定することにより、フィルタ部２の周波数特性が試験
できるようになっていた。
【００１１】例えば、フィルタ部２が、図７のような周
波数特性を示す場合には、周波数信号をｆ１からｆ４を
順次入力し、出力端子９の出力レベルを測定することに
より、フィルタ部２の周波数特性が設計通りになってい
るかどうかについて試験していた。この試験には、専用
の測定器またはアナログテスタが用いられる。
波数特性を示す場合には、周波数信号をｆ１からｆ４を
順次入力し、出力端子９の出力レベルを測定することに
より、フィルタ部２の周波数特性が設計通りになってい
るかどうかについて試験していた。この試験には、専用
の測定器またはアナログテスタが用いられる。
【００１２】
【発明が解決しようとする課題】上述した従来のＦＳＫ
変復調回路は、内蔵されているアナログフィルタの周波
数特性を試験するために、外部より所定の周波数信号を
入力し、またナアログフィルタから出力された周波数信
号の出力レベルを測定するために、外部に設置された専
用の測定器またはアナログテスタを使用する必要があっ
た。
変復調回路は、内蔵されているアナログフィルタの周波
数特性を試験するために、外部より所定の周波数信号を
入力し、またナアログフィルタから出力された周波数信
号の出力レベルを測定するために、外部に設置された専
用の測定器またはアナログテスタを使用する必要があっ
た。
【００１３】最近では、ＦＳＫ変復調回路は、アナログ
フィルタ部分を除く可成の部分がディジタル回路で構成
することが可能となってきているが、アナログフィルタ
部分には専用テスタが必要なので、ＦＳＫ変復調回路を
内蔵した半導体集積回路の量産時には、ディジタル回路
部分を試験するためのディジタルテスタと、アナログフ
ィルタ部分を試験するアナログテスタの２つのテスタで
試験することが必要となってしまう。
フィルタ部分を除く可成の部分がディジタル回路で構成
することが可能となってきているが、アナログフィルタ
部分には専用テスタが必要なので、ＦＳＫ変復調回路を
内蔵した半導体集積回路の量産時には、ディジタル回路
部分を試験するためのディジタルテスタと、アナログフ
ィルタ部分を試験するアナログテスタの２つのテスタで
試験することが必要となってしまう。
【００１４】そのためＦＳＫ変復調回路を内蔵した半導
体集積回路などの量産時には、異なる種類の高価なテス
タを必要とし、試験にかかるコストが非常に高くなり、
さらに試験時間も長くなってしまうという大きな欠点を
有している。
体集積回路などの量産時には、異なる種類の高価なテス
タを必要とし、試験にかかるコストが非常に高くなり、
さらに試験時間も長くなってしまうという大きな欠点を
有している。
【００１５】本発明の目的は、回路内部に、アナログフ
ィルタ試験用の所定の周波数を発生する手段と、アナロ
グフィルタを通過した周波数信号のレベルを判定する手
段とを有するので、内蔵アナログフィルタの試験時に、
外部から周波数信号を入力し、またアナログフィルタ通
過後の周波数信号の出力レベルを測定する必要がなく、
試験工数を少くしたＦＳＫ変復調回路を提供することに
ある。
ィルタ試験用の所定の周波数を発生する手段と、アナロ
グフィルタを通過した周波数信号のレベルを判定する手
段とを有するので、内蔵アナログフィルタの試験時に、
外部から周波数信号を入力し、またアナログフィルタ通
過後の周波数信号の出力レベルを測定する必要がなく、
試験工数を少くしたＦＳＫ変復調回路を提供することに
ある。
【００１６】
【課題を解決するための手段】本発明のＦＳＫ変復調回
路の構成は、２値ディジタル信号に対応して周波数が変
化する周波数偏移変調信号（以下ＦＳＫ信号という）を
変調しかつ異なる周波数の複数の試験信号を発生するＦ
ＳＫ変調回路と、前記ＦＳＫ信号の所望周波数帯域を通
過させるフィルタ回路と、このフィルタ回路の入力端子
にＦＳＫ信号入力端子または前記ＦＳＫ変調回路の出力
端子を切換え接続する第１のマルチプレクサ回路と、前
記フィルタ回路の出力端子を前記ＦＳＫ復調回路の入力
端子および前記レベル検出回路の入力端子、またはＦＳ
Ｋ信号出力端子に切換え接続する第２のマルチプレクサ
回路と、前記ＦＳＫ変調回路に試験周波数信号を出力さ
せ、かつ前記レベル検出回路の検出レベルの変更を制御
するテスト制御回路と、前記レベル検出回路の出力信号
を取込み所定の設定値との一致を判定しその判定結果を
出力する判定回路とを備え、外部から入力される制御信
号により前記テスト制御回路からのテスト制御信号が、
前記ＦＳＫ変調回路に入力され、このＦＳＫ変調回路の
試験周波数信号が、前記第１のマルチプレクサ回路から
入力されて前記レベル検出回路に供給されるようにした
ことを特徴とする。
路の構成は、２値ディジタル信号に対応して周波数が変
化する周波数偏移変調信号（以下ＦＳＫ信号という）を
変調しかつ異なる周波数の複数の試験信号を発生するＦ
ＳＫ変調回路と、前記ＦＳＫ信号の所望周波数帯域を通
過させるフィルタ回路と、このフィルタ回路の入力端子
にＦＳＫ信号入力端子または前記ＦＳＫ変調回路の出力
端子を切換え接続する第１のマルチプレクサ回路と、前
記フィルタ回路の出力端子を前記ＦＳＫ復調回路の入力
端子および前記レベル検出回路の入力端子、またはＦＳ
Ｋ信号出力端子に切換え接続する第２のマルチプレクサ
回路と、前記ＦＳＫ変調回路に試験周波数信号を出力さ
せ、かつ前記レベル検出回路の検出レベルの変更を制御
するテスト制御回路と、前記レベル検出回路の出力信号
を取込み所定の設定値との一致を判定しその判定結果を
出力する判定回路とを備え、外部から入力される制御信
号により前記テスト制御回路からのテスト制御信号が、
前記ＦＳＫ変調回路に入力され、このＦＳＫ変調回路の
試験周波数信号が、前記第１のマルチプレクサ回路から
入力されて前記レベル検出回路に供給されるようにした
ことを特徴とする。
【００１７】
【実施例】図１は本発明の一実施例のブロック図で、ア
ナログフィルタのテスト回路を内蔵したＦＳＫ変復調回
路を示す。
ナログフィルタのテスト回路を内蔵したＦＳＫ変復調回
路を示す。
【００１８】このＦＳＫ変復調回路は、受信ＦＳＫ信号
から受信データを復調する復調部６、送信データをＦＳ
Ｋ信号に変調する変調部７、及び受信ＦＳＫ信号の受信
レベルが所定の基準レベルに達しているかどうかを判定
するレベル検出回路５を備え、マルチプレクサ回路１で
は入力端子１０から入力された受信ＦＳＫ信号と変調部
７からの送信ＦＳＫ信号を選択しフィルタ部２に入力
し、フィルタ部２は入出力ＦＳＫ信号の不要周波数成分
を除去するためのアナログのバンドパスフィルタからな
る。このフィルタ部２の出力は、マルチプレクサ回路３
によりレベル検出回路５及び復調部６に出力するか、あ
るいは出力端子９を通して外部に出力するかを選択す
る。
から受信データを復調する復調部６、送信データをＦＳ
Ｋ信号に変調する変調部７、及び受信ＦＳＫ信号の受信
レベルが所定の基準レベルに達しているかどうかを判定
するレベル検出回路５を備え、マルチプレクサ回路１で
は入力端子１０から入力された受信ＦＳＫ信号と変調部
７からの送信ＦＳＫ信号を選択しフィルタ部２に入力
し、フィルタ部２は入出力ＦＳＫ信号の不要周波数成分
を除去するためのアナログのバンドパスフィルタからな
る。このフィルタ部２の出力は、マルチプレクサ回路３
によりレベル検出回路５及び復調部６に出力するか、あ
るいは出力端子９を通して外部に出力するかを選択す
る。
【００１９】また、テスト制御回路８は、フィルタのテ
スト時にそのテスト動作を制御し、判定回路４はフィル
タテストの結果を判定する。
スト時にそのテスト動作を制御し、判定回路４はフィル
タテストの結果を判定する。
【００２０】まず、ＦＳＫ変復調回路が通常の変復調動
作を行うときには、テスト端子１５をロウレベルにして
おくことで、テスト信号１６はロウレベルのままとな
り、変調部７、マルチプレクサ回路１，３、レベル検出
回路５、判定回路４は通常の変復調のモードとなる。
作を行うときには、テスト端子１５をロウレベルにして
おくことで、テスト信号１６はロウレベルのままとな
り、変調部７、マルチプレクサ回路１，３、レベル検出
回路５、判定回路４は通常の変復調のモードとなる。
【００２１】この時復調動作の場合には、入力端子１０
からＦＳＫ信号が入力された後、マルチプレクサ回路１
を介して、フィルタ部２で不要周波数成分が除去され
る。その後マルチプレクサ回路３を通過して、受信ＦＳ
Ｋ信号はレベル検出回路５で判定され、有効受信レベル
に達していれば、その結果を出力端子１２をハイレベル
にすることで外部に知らせるようになっており、また同
時に復調部６で“１”“０”の受信データに復調され、
出力端子１３に出力される。
からＦＳＫ信号が入力された後、マルチプレクサ回路１
を介して、フィルタ部２で不要周波数成分が除去され
る。その後マルチプレクサ回路３を通過して、受信ＦＳ
Ｋ信号はレベル検出回路５で判定され、有効受信レベル
に達していれば、その結果を出力端子１２をハイレベル
にすることで外部に知らせるようになっており、また同
時に復調部６で“１”“０”の受信データに復調され、
出力端子１３に出力される。
【００２２】また、変調動作を行う場合には、入力端子
１４から入力された送信データは変調部７でＦＳＫ信号
に変調された後、マルチプレクサ回路１を通り、フィル
タ部２で不要周波数成分が除去され、マルチプレクサ回
路３を通過して出力端子９を通して出力される。
１４から入力された送信データは変調部７でＦＳＫ信号
に変調された後、マルチプレクサ回路１を通り、フィル
タ部２で不要周波数成分が除去され、マルチプレクサ回
路３を通過して出力端子９を通して出力される。
【００２３】次に、ＦＳＫ変復調回路に内蔵されたアナ
ログフィルタのテストを行う場合の説明を図７を用いて
行う。
ログフィルタのテストを行う場合の説明を図７を用いて
行う。
【００２４】アナログフィルタのテストを行うときに
は、まずテスト端子１５をハイレベルにすると、変調部
７、マルチプレクサ回路１、３、レベル検出回路５、そ
して判定回路４はテストモードになる。このテストモー
ドにおいては、変調部７から制御信号１７によって指定
され、変調部７に予め設定されている試験周波数信号
（例えば、図７におけるｆ１〜ｆ４の周波数）が出力さ
れる。この制御信号１７は、試験周波数信号が図のよう
に４種類の場合には２ビットとなる。
は、まずテスト端子１５をハイレベルにすると、変調部
７、マルチプレクサ回路１、３、レベル検出回路５、そ
して判定回路４はテストモードになる。このテストモー
ドにおいては、変調部７から制御信号１７によって指定
され、変調部７に予め設定されている試験周波数信号
（例えば、図７におけるｆ１〜ｆ４の周波数）が出力さ
れる。この制御信号１７は、試験周波数信号が図のよう
に４種類の場合には２ビットとなる。
【００２５】ここでマルチプレクサ回路１，３は、変調
部７から出力される試験周波数信号がフィルタ部２を通
過した後、レベル検出回路５と復調部６に入力するよう
な設定となっている。次に、レベル検出回路５の判定基
準レベルはテストモードの場合、テスト制御回路８から
の制御信号１７によって、試験周波数に応じて変更され
るようにしておく。
部７から出力される試験周波数信号がフィルタ部２を通
過した後、レベル検出回路５と復調部６に入力するよう
な設定となっている。次に、レベル検出回路５の判定基
準レベルはテストモードの場合、テスト制御回路８から
の制御信号１７によって、試験周波数に応じて変更され
るようにしておく。
【００２６】例えば、変調部７から出力される試験周波
数信号が図７で示すようにｆ１の時には、レベル検出回
路５の判定基準レベルをＢとし、この場合フィルタ部２
の周波数特性が設計通りとなっている場合にはレベル検
出回路５からはロウレベルが出力されることになる。ま
た、試験周波数信号がｆ２の時には、レベル検出回路５
の判定基準レベルをＡとし、この場合フィルタ部２の周
波数特性が設計値通りとなっている場合には、レベル検
出回路５からはハイレベルが出力される。
数信号が図７で示すようにｆ１の時には、レベル検出回
路５の判定基準レベルをＢとし、この場合フィルタ部２
の周波数特性が設計通りとなっている場合にはレベル検
出回路５からはロウレベルが出力されることになる。ま
た、試験周波数信号がｆ２の時には、レベル検出回路５
の判定基準レベルをＡとし、この場合フィルタ部２の周
波数特性が設計値通りとなっている場合には、レベル検
出回路５からはハイレベルが出力される。
【００２７】判定回路４では、変調部７の出力する試験
周波数信号に応じたレベル検出回路５の検出回路によ
り、フィルタ部２の周波数特性が設計通りとなっている
かを判定する。
周波数信号に応じたレベル検出回路５の検出回路によ
り、フィルタ部２の周波数特性が設計通りとなっている
かを判定する。
【００２８】この判定回路４の内部ブロック図は図２の
ようになり、その動作を示すタイミングチャートは図３
のようになる。
ようになり、その動作を示すタイミングチャートは図３
のようになる。
【００２９】この判定回路４は、レベル検出回路５の判
定結果を記憶しておくためのレジスタ１９〜２２及びレ
ジスタの記憶内容からフィルタの周波数特性を判定する
判定デコーダ回路２４、これらレジスタ１９〜２２のラ
ッチ信号と判定デコーダ回路２４の判定タイミングを作
るタイミング制御回路２３で構成されている。
定結果を記憶しておくためのレジスタ１９〜２２及びレ
ジスタの記憶内容からフィルタの周波数特性を判定する
判定デコーダ回路２４、これらレジスタ１９〜２２のラ
ッチ信号と判定デコーダ回路２４の判定タイミングを作
るタイミング制御回路２３で構成されている。
【００３０】次に、フィルタテストはＴ１〜Ｔ６のタイ
ミングで行われる。まず、図３に示すようにタイミング
Ｔ１で、テスト端子１５をハイレベルにすることで、変
調部７からは制御信号１７が「００」であることから試
験周波数信号ｆ１が出力され、フィルタ部２を通ってレ
ベル検出回路５で判定された結果が入力端子１８を通し
て判定回路４に入力される。
ミングで行われる。まず、図３に示すようにタイミング
Ｔ１で、テスト端子１５をハイレベルにすることで、変
調部７からは制御信号１７が「００」であることから試
験周波数信号ｆ１が出力され、フィルタ部２を通ってレ
ベル検出回路５で判定された結果が入力端子１８を通し
て判定回路４に入力される。
【００３１】判定回路４では、図３に示すようにタイミ
ング制御回路２３からのラッチ信号２５により、レベル
検出回路５の判定結果がレジスタ１９に記憶される。同
様にして、タイミングＴ２〜Ｔ４で制御信号１７の変化
と共に、レジスタ２０〜２２にも試験周波数信号ｆ２〜
ｆ４の時の判定結果が記憶される。そしてタイミングＴ
５，Ｔ６において、判定タイミング信号２９によって、
判定デコーダ回路２４ではレジスタ１９〜２２の記憶結
果が予め設定しておいた値と等しい場合にも、即ち本実
施例の場合、レジスタ１９〜２２の出力が「０１１０」
の場合のみ、出力端子１１にハイレベルを出力し、フィ
ルタの特性が設計値通りとなっていることを試験するよ
うになっている。
ング制御回路２３からのラッチ信号２５により、レベル
検出回路５の判定結果がレジスタ１９に記憶される。同
様にして、タイミングＴ２〜Ｔ４で制御信号１７の変化
と共に、レジスタ２０〜２２にも試験周波数信号ｆ２〜
ｆ４の時の判定結果が記憶される。そしてタイミングＴ
５，Ｔ６において、判定タイミング信号２９によって、
判定デコーダ回路２４ではレジスタ１９〜２２の記憶結
果が予め設定しておいた値と等しい場合にも、即ち本実
施例の場合、レジスタ１９〜２２の出力が「０１１０」
の場合のみ、出力端子１１にハイレベルを出力し、フィ
ルタの特性が設計値通りとなっていることを試験するよ
うになっている。
【００３２】図４は本発明の第２の実施例を示すブロッ
ク図である。図においては、ＦＳＫ変復調回路と中央演
算処理回路（以下、ＣＰＵという）３０を同一半導体集
積回路上に構成したことを示している。ＣＰＵ３０に
は、判定回路４、テスト制御回路８の機能を一部として
ソフトウェアにより容易に実現することが出来る。
ク図である。図においては、ＦＳＫ変復調回路と中央演
算処理回路（以下、ＣＰＵという）３０を同一半導体集
積回路上に構成したことを示している。ＣＰＵ３０に
は、判定回路４、テスト制御回路８の機能を一部として
ソフトウェアにより容易に実現することが出来る。
【００３３】図５はＣＰＵ３０による判定回路４、テス
ト制御回路８の機能を実現するフローチャートの一例を
示す。
ト制御回路８の機能を実現するフローチャートの一例を
示す。
【００３４】
【発明の効果】以上説明したように本発明は、内蔵され
ているアナログフィルタの試験をＦＳＫ変復調回路の内
部で行うことが出来るため、このＦＳＫ変復調回路を含
んだ半導体集積回路などの量産時には、外部に専用のア
ナログテスタを設置することなしに、フィルタの試験を
行うことが出来、従って試験にかかるコストを最小限に
抑え、さらに試験時間を非常に短縮できるという効果が
ある。
ているアナログフィルタの試験をＦＳＫ変復調回路の内
部で行うことが出来るため、このＦＳＫ変復調回路を含
んだ半導体集積回路などの量産時には、外部に専用のア
ナログテスタを設置することなしに、フィルタの試験を
行うことが出来、従って試験にかかるコストを最小限に
抑え、さらに試験時間を非常に短縮できるという効果が
ある。
【図１】本発明の第１の実施例を示すブロック図。
【図２】図１の判定回路４のブロック図。
【図３】判定回路４の動作を示すタイミング図。
【図４】本発明の第２の実施例を示すブロック図。
【図５】図４の第２の実施例の動作を示すフローチャー
ト。
ト。
【図６】従来例を示すブロック図。
【図７】フィルタ部２の周波数特性図。
【図８】ＦＳＫ信号を説明する波形図。
１，３ マルチプレクサ回路 ２ フィルタ部 ４ 判定回路 ５ レベル検出回路 ６ 復調部 ７ 変調部 ８ テスト制御回路 ９，１１〜１３ 出力端子 １０，１４，１５，１８ 入力端子 １６，１７ テスト制御信号 １９〜２２ レジスタ ２３ タイミング制御回路 ２４ 判定デコーダ回路 ２５〜２８ ラッチ信号 ２９ 判定タイミング信号 ３０ ＣＰＵ
Claims (1)
- 【請求項１】 ２値ディジタル信号に対応して周波数が
変化する周波数偏移変調信号（以下ＦＳＫ信号という）
を変調しかつ異なる周波数の複数の試験信号を発生する
ＦＳＫ変調回路と、前記ＦＳＫ信号の所望周波数帯域を
通過させるフィルタ回路と、このフィルタ回路の入力端
子にＦＳＫ信号入力端子または前記ＦＳＫ変調回路の出
力端子を切換え接続する第１のマルチプレクサ回路と、
前記フィルタ回路の出力端子を前記ＦＳＫ復調回路の入
力端子および前記レベル検出回路の入力端子、またはＦ
ＳＫ信号出力端子に切換え接続する第２のマルチプレク
サ回路と、前記ＦＳＫ変調回路に試験周波数信号を出力
させ、かつ前記レベル検出回路の検出レベルの変更を制
御するテスト制御回路と、前記レベル検出回路の出力信
号を取込み所定の設定値との一致を判定しその判定結果
を出力する判定回路とを備え、外部から入力される制御
信号により前記テスト制御回路からのテスト制御信号
が、前記ＦＳＫ変調回路に入力され、このＦＳＫ変調回
路の試験周波数信号が、前記第１のマルチプレクサ回路
から入力されて前記レベル検出回路に供給されるように
したことを特徴とするＦＳＫ変復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1961291A JP2738156B2 (ja) | 1991-02-13 | 1991-02-13 | Ｆｓｋ変復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1961291A JP2738156B2 (ja) | 1991-02-13 | 1991-02-13 | Ｆｓｋ変復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04258062A JPH04258062A (ja) | 1992-09-14 |
| JP2738156B2 true JP2738156B2 (ja) | 1998-04-08 |
Family
ID=12004008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1961291A Expired - Lifetime JP2738156B2 (ja) | 1991-02-13 | 1991-02-13 | Ｆｓｋ変復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2738156B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2791840B1 (fr) * | 1999-03-30 | 2001-06-22 | St Microelectronics Sa | Circuit d'emission et reception a modulation fsk |
-
1991
- 1991-02-13 JP JP1961291A patent/JP2738156B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04258062A (ja) | 1992-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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