JP2737442B2 - 接続検査装置 - Google Patents
接続検査装置Info
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- JP2737442B2 JP2737442B2 JP3119669A JP11966991A JP2737442B2 JP 2737442 B2 JP2737442 B2 JP 2737442B2 JP 3119669 A JP3119669 A JP 3119669A JP 11966991 A JP11966991 A JP 11966991A JP 2737442 B2 JP2737442 B2 JP 2737442B2
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Description
【０００１】
【産業上の利用分野】本発明は接続検査装置、特に、リ
ードピンとプリント配線基板の接続状態の検査及び被検
査回路網の抵抗を算出するためのデータを収集する接続
検査装置に関する。
ードピンとプリント配線基板の接続状態の検査及び被検
査回路網の抵抗を算出するためのデータを収集する接続
検査装置に関する。
【０００２】
【従来の技術】従来の接続検査装置について図面を参照
して説明する。図７は、従来の一例を示すブロック図で
ある。
して説明する。図７は、従来の一例を示すブロック図で
ある。
【０００３】のこぎり電圧波形信号を発生する積分波発
生回路３００の出力端子３２０には、抵抗１３の一方に
接続されると共に、ＡＭＰ回路２００の一方の入力端子
に各々接続されている。抵抗１３の他方は、出力端子１
００及びＡＭＰ回路２００の他方の入力端子に接続され
ている。ＡＭＰ回路２００の出力端子は、アナログ信号
をデジタル信号に変換するＡ／Ｄコンバータ５００の入
力端子５０１に接続されている。Ａ／Ｄコンバータ５０
０の出力端子５０２は、レジスタ５５０の入力端子５５
１に接続されている。レジスタ５５０の出力端子５５２
は、レジスタ５６０の入力端子５６１と演算器６００の
入力端子６０１に接続されている。
生回路３００の出力端子３２０には、抵抗１３の一方に
接続されると共に、ＡＭＰ回路２００の一方の入力端子
に各々接続されている。抵抗１３の他方は、出力端子１
００及びＡＭＰ回路２００の他方の入力端子に接続され
ている。ＡＭＰ回路２００の出力端子は、アナログ信号
をデジタル信号に変換するＡ／Ｄコンバータ５００の入
力端子５０１に接続されている。Ａ／Ｄコンバータ５０
０の出力端子５０２は、レジスタ５５０の入力端子５５
１に接続されている。レジスタ５５０の出力端子５５２
は、レジスタ５６０の入力端子５６１と演算器６００の
入力端子６０１に接続されている。
【０００４】レジスタ５６０の出力端子５６２は、演算
器６００の入力端子６０２に接続されている。演算器６
００の出力端子６０３は、演算回路７００の入力端子７
０１と演算回路８００の入力端子８０１に各々接続され
ている。基準値データ信号が入力される入力端子７０
３，７０４は、演算回路７００の入力端子７１３及び入
力端子７１４に接続されている。基準値データ信号が入
力される入力端子８０３，８０４は、演算回路８００の
入力端子８１３及び入力端子８１４に接続されている。
演算回路７００と演算回路８００の演算結果は、出力端
子７０５及び出力端子８０５に各々出力される。タイミ
ング信号発生回路４００は、のこぎり電圧波形信号の起
動信号、Ａ／Ｄコンバータ５００の変換イネーブル信
号、レジスタ５５０及び５６０のクロック信号、演算回
路７００及び８００のクロック信号の発生タイミングを
制御する。
器６００の入力端子６０２に接続されている。演算器６
００の出力端子６０３は、演算回路７００の入力端子７
０１と演算回路８００の入力端子８０１に各々接続され
ている。基準値データ信号が入力される入力端子７０
３，７０４は、演算回路７００の入力端子７１３及び入
力端子７１４に接続されている。基準値データ信号が入
力される入力端子８０３，８０４は、演算回路８００の
入力端子８１３及び入力端子８１４に接続されている。
演算回路７００と演算回路８００の演算結果は、出力端
子７０５及び出力端子８０５に各々出力される。タイミ
ング信号発生回路４００は、のこぎり電圧波形信号の起
動信号、Ａ／Ｄコンバータ５００の変換イネーブル信
号、レジスタ５５０及び５６０のクロック信号、演算回
路７００及び８００のクロック信号の発生タイミングを
制御する。
【０００５】出力端子４０１は、積分波形発生回路３０
０の入力端子３１０に接続されている。さらに、積分波
形発生回路３００の出力端子３３０とＧＮＤ端子１１０
と接続されている。出力端子４０２は、Ａ／Ｄコンバー
タ５００の入力端子５０３に接続されている。出力端子
４０３，４０４は、レジスタ５５０，５６０の各々の入
力端子５５３，５６３に接続されている。出力端子４０
５，４０６は、演算回路７００及び８００の各々の入力
端子７０２，８０２に接続されている。出力端子４０７
は、演算回路７００の入力端子７０６に接続されてい
る。出力端子４０８は、演算回路８００の入力端子８０
６に接続されている。
０の入力端子３１０に接続されている。さらに、積分波
形発生回路３００の出力端子３３０とＧＮＤ端子１１０
と接続されている。出力端子４０２は、Ａ／Ｄコンバー
タ５００の入力端子５０３に接続されている。出力端子
４０３，４０４は、レジスタ５５０，５６０の各々の入
力端子５５３，５６３に接続されている。出力端子４０
５，４０６は、演算回路７００及び８００の各々の入力
端子７０２，８０２に接続されている。出力端子４０７
は、演算回路７００の入力端子７０６に接続されてい
る。出力端子４０８は、演算回路８００の入力端子８０
６に接続されている。
【０００６】図８は、従来の動作を説明する図であり、
のこぎり電圧波形信号ｂ１とダイオード順方向特性ａ
１，ａ２，ａ３の対応関係を示している。
のこぎり電圧波形信号ｂ１とダイオード順方向特性ａ
１，ａ２，ａ３の対応関係を示している。
【０００７】図９は、従来の回路による被検査対象回路
の接続状態を示す図である。集積回路（以下ＩＣ）２６
０の電源端子２０５は、抵抗２２０の一方に接続されて
いる。抵抗２２０の他方は、出力端子２３１と、トラン
ジスター２２３のコレクタに接続されている。配線２３
０は、ＩＣ２７０の入力端子２３２に接続されている。
端子２３２は、ダイオード２２１，２２２のアノード端
子とトランジスター２２４のベース端子に接続されてい
る。ダイオード２２１のカソード端子は、ＩＣ２７０の
電源端子２０５に接続されている。さらに、ダイオード
２２２のカソード端子は、ＩＣ２７０の電源端子２１０
に接続されている。接続検査回路２４０の端子１００
は、プローブ２５１を介してＩＣの入力端子２３２に接
続されている。接続検査回路２４０の端子１１０は、プ
ローブ２５２を介してＩＣの電源端子２０５に接続され
ている。
の接続状態を示す図である。集積回路（以下ＩＣ）２６
０の電源端子２０５は、抵抗２２０の一方に接続されて
いる。抵抗２２０の他方は、出力端子２３１と、トラン
ジスター２２３のコレクタに接続されている。配線２３
０は、ＩＣ２７０の入力端子２３２に接続されている。
端子２３２は、ダイオード２２１，２２２のアノード端
子とトランジスター２２４のベース端子に接続されてい
る。ダイオード２２１のカソード端子は、ＩＣ２７０の
電源端子２０５に接続されている。さらに、ダイオード
２２２のカソード端子は、ＩＣ２７０の電源端子２１０
に接続されている。接続検査回路２４０の端子１００
は、プローブ２５１を介してＩＣの入力端子２３２に接
続されている。接続検査回路２４０の端子１１０は、プ
ローブ２５２を介してＩＣの電源端子２０５に接続され
ている。
【０００８】次に。従来例の動作について、説明する。
【０００９】図７のタイミング信号発生回路４００の出
力端子４０１から得られる図８に示す出力信号Ｔ１１に
よりのこぎり電圧波形信号ｂ１が出力される。この時に
示す抵抗１３に流れる電流ｉは、図９に示す配線２３０
の抵抗２３３と抵抗２２０に流れる電流ｉ１とダイオー
ド２２１に流れる電流Ｉ２の和となる。そこで、図８に
示すダイオード特性の０〜ｖ１の範囲の電流ｉ値（又は
電圧ｖ）は、変換イネーブル信号Ｔ１２の周期毎に順次
Ａ／Ｄコンバータ５００より出力される。Ａ／Ｄコンバ
ータ５００の出力値は、出力端子４０３，４０４から出
力されるサンプリングクロックＴ１３により順次レジス
タ５５０，５６０に格納される。入力端子６０１の入力
データから入力端子６０２の入力データの差を求める演
算器６００によりクロックＴ１３の周期時間当りの電流
変化率ΔＤ１＝Δｉ／Δｔが得られる。前記ΔＤ１を、
所定の値ｍ１と演算回路７００にて比較演算される。
力端子４０１から得られる図８に示す出力信号Ｔ１１に
よりのこぎり電圧波形信号ｂ１が出力される。この時に
示す抵抗１３に流れる電流ｉは、図９に示す配線２３０
の抵抗２３３と抵抗２２０に流れる電流ｉ１とダイオー
ド２２１に流れる電流Ｉ２の和となる。そこで、図８に
示すダイオード特性の０〜ｖ１の範囲の電流ｉ値（又は
電圧ｖ）は、変換イネーブル信号Ｔ１２の周期毎に順次
Ａ／Ｄコンバータ５００より出力される。Ａ／Ｄコンバ
ータ５００の出力値は、出力端子４０３，４０４から出
力されるサンプリングクロックＴ１３により順次レジス
タ５５０，５６０に格納される。入力端子６０１の入力
データから入力端子６０２の入力データの差を求める演
算器６００によりクロックＴ１３の周期時間当りの電流
変化率ΔＤ１＝Δｉ／Δｔが得られる。前記ΔＤ１を、
所定の値ｍ１と演算回路７００にて比較演算される。
【００１０】同様に、ｖ１〜ｖ２の範囲の電流ｉ値（電
圧ｖ）は、変換イネーブル信号Ｔ１２の周期毎に順次Ａ
／Ｄコンバータ５００より出力される。Ａ／Ｄコンバー
タ５００の出力値は、サンプリングクロックＴ１３によ
り順次レジスタ５５０，５６０に格納され、演算器６０
０によりクロックＴ１３の周期時間当りの電流変化率Δ
Ｄ２＝Δｉ／Δｔが得られる。前記ΔＤ２を、所定の値
ｍ２と演算回路８００にて比較演算される。演算回路７
００，８００は、ΔＤ１＜ｍ１及びΔＤ２＜ｍ２の時
“１”を出力する。前記“１”の状態をサンプリングク
ロック１４により演算回路７００のイネーブル信号Ｇ１
及び演算回路８００のイネーブル信号Ｇ２の出力期間中
に計数し、各々の計数値を所定の値Ｋ１，Ｋ２と比較す
る。
圧ｖ）は、変換イネーブル信号Ｔ１２の周期毎に順次Ａ
／Ｄコンバータ５００より出力される。Ａ／Ｄコンバー
タ５００の出力値は、サンプリングクロックＴ１３によ
り順次レジスタ５５０，５６０に格納され、演算器６０
０によりクロックＴ１３の周期時間当りの電流変化率Δ
Ｄ２＝Δｉ／Δｔが得られる。前記ΔＤ２を、所定の値
ｍ２と演算回路８００にて比較演算される。演算回路７
００，８００は、ΔＤ１＜ｍ１及びΔＤ２＜ｍ２の時
“１”を出力する。前記“１”の状態をサンプリングク
ロック１４により演算回路７００のイネーブル信号Ｇ１
及び演算回路８００のイネーブル信号Ｇ２の出力期間中
に計数し、各々の計数値を所定の値Ｋ１，Ｋ２と比較す
る。
【００１１】ただし、ｍ１は、入力端子７０３より与え
られ、配線２３０と抵抗２２０に流れる電流ｉ１の最小
の電流変化率とする。ｍ２は、入力端子８０３より与え
られ、ダイオードに流れる電流ｉ２の最小の電流変化率
とする。
られ、配線２３０と抵抗２２０に流れる電流ｉ１の最小
の電流変化率とする。ｍ２は、入力端子８０３より与え
られ、ダイオードに流れる電流ｉ２の最小の電流変化率
とする。
【００１２】一般に、図８に示すダイオード特性の０〜
Ｖ１の範囲においては、ｉ１＞ｉ２である。以上の様な
動作において、に示すＩＣ２６０の出力端子２３１及び
ＩＣ２７０の入力端子２３２の接続不良、接続良好の状
態における演算回路７００，８００の各々の比較演算結
果を表２に示す。尚、演算回路７００，８００の各々の
比較演算結果は、出力端子７０５，８０５から出力され
る。
Ｖ１の範囲においては、ｉ１＞ｉ２である。以上の様な
動作において、に示すＩＣ２６０の出力端子２３１及び
ＩＣ２７０の入力端子２３２の接続不良、接続良好の状
態における演算回路７００，８００の各々の比較演算結
果を表２に示す。尚、演算回路７００，８００の各々の
比較演算結果は、出力端子７０５，８０５から出力され
る。
【００１３】
【表２】
【００１４】表２において、○印は接続状態が良好、×
印は接続状態が不良である。入力端子の接続状態が不良
の場合、比較判定２に示す（ΔＤ２＜ｍ２）＞Ｋ２とな
る。出力端子の接続状態が不良の場合、比較判定１に示
す（ΔＤ１＜ｍ１）＞Ｋ１となる。さらに、入出力端子
の接続状態が不良の場合、（ΔＤ１＜ｍ１）＞Ｋ１、
（ΔＤ２＜ｍ２）＞Ｋ２となる。以上の様な判定から、
入出力端子の接続状態を検査することができる様になっ
ていた。
印は接続状態が不良である。入力端子の接続状態が不良
の場合、比較判定２に示す（ΔＤ２＜ｍ２）＞Ｋ２とな
る。出力端子の接続状態が不良の場合、比較判定１に示
す（ΔＤ１＜ｍ１）＞Ｋ１となる。さらに、入出力端子
の接続状態が不良の場合、（ΔＤ１＜ｍ１）＞Ｋ１、
（ΔＤ２＜ｍ２）＞Ｋ２となる。以上の様な判定から、
入出力端子の接続状態を検査することができる様になっ
ていた。
【００１５】
【発明が解決しようとする課題】上述した従来の接続検
査回路は、出力端子の接続状態不良判定においては、被
検査対象回路網においてプリント配線基板の欠陥による
配線抵抗値のばらつき、ＩＣ出力段の抵抗値のばらつき
を含む。そこで、各々の抵抗値とパラメータｍ１，Ｋ１
によっては接続状態の良否判定上、出力端子の接続状態
不良と判定される。その抵抗値を必要としても、測定ま
たは検出する事ができない欠点があった。
査回路は、出力端子の接続状態不良判定においては、被
検査対象回路網においてプリント配線基板の欠陥による
配線抵抗値のばらつき、ＩＣ出力段の抵抗値のばらつき
を含む。そこで、各々の抵抗値とパラメータｍ１，Ｋ１
によっては接続状態の良否判定上、出力端子の接続状態
不良と判定される。その抵抗値を必要としても、測定ま
たは検出する事ができない欠点があった。
【００１６】
【課題を解決するための手段】第１の本発明の接続検査
回路は、積分波形信号を発生する積分波形発生回路と、
前記積分波形発生回路に直列に接続された抵抗と、ＡＭ
Ｐ回路の出力信号を予め定められたサンプリング周期で
サンプリングしサンプリング値をデジタル変換し時系列
に出力するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータ
の時系列に出力を前記サンプリング周期で格納する第一
のレジスタと、前記第一のレジスタの出力値が前記第一
のレジスタと同一タイミングで格納される第二のレジス
タと、前記第一のレジスタ及び第二のレジスタに順次格
納される度に前記第一のレジスタに格納された値と第二
のレジスタに格納された値との差を演算し出力する演算
器と、前記演算器の出力値が予め定められた値よりも小
さい場合の出現数を前記積分波形の一周期における予め
定めた第一の期間計数し前記第一の期間の計数値を予め
定められた第二の値と比較する第一の演算回路と、前記
演算器の出力値が予め定められた第三の値より小さい場
合の出現数を前記積分波形の一周期における予め定めた
第二の期間計数し前記第二の期間の計数値を予め定めら
れた第四の値と比較する第二の演算回路と、前記演算器
の出力データを格納するメモリ回路とを備えて構成され
ている。
回路は、積分波形信号を発生する積分波形発生回路と、
前記積分波形発生回路に直列に接続された抵抗と、ＡＭ
Ｐ回路の出力信号を予め定められたサンプリング周期で
サンプリングしサンプリング値をデジタル変換し時系列
に出力するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータ
の時系列に出力を前記サンプリング周期で格納する第一
のレジスタと、前記第一のレジスタの出力値が前記第一
のレジスタと同一タイミングで格納される第二のレジス
タと、前記第一のレジスタ及び第二のレジスタに順次格
納される度に前記第一のレジスタに格納された値と第二
のレジスタに格納された値との差を演算し出力する演算
器と、前記演算器の出力値が予め定められた値よりも小
さい場合の出現数を前記積分波形の一周期における予め
定めた第一の期間計数し前記第一の期間の計数値を予め
定められた第二の値と比較する第一の演算回路と、前記
演算器の出力値が予め定められた第三の値より小さい場
合の出現数を前記積分波形の一周期における予め定めた
第二の期間計数し前記第二の期間の計数値を予め定めら
れた第四の値と比較する第二の演算回路と、前記演算器
の出力データを格納するメモリ回路とを備えて構成され
ている。
【００１７】第２の発明の接続検査回路は、積分波形信
号を発生する積分波形発生回路と、電圧により抵抗が可
変される可変抵抗回路と前記積分波形発生回路が直列に
接続され、前記可変抵抗回路の両端の電圧を増幅するＡ
ＭＰ回路と、前記ＡＭＰ回路の出力信号を予め定められ
たサンプリング周期でサンプリングしサンプリング値を
デジタル変換し時系列に出力するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータの時系列に出力を前記サンプリン
グ周期で格納する第一のレジスタと、前記第一のレジス
タの出力値が前記第一のレジスタと同一タイミングで格
納される第二のレジスタと、前記第一のレジスタ及び第
二のレジスタに順次格納される度に前記第一のレジスタ
に格納された値と第二のレジスタに格納された値との差
を演算し出力する演算器と、前記演算器の出力値が予め
定められた第一の値よりも小さい場合の出現数を前記積
分波形の一周期における予め定めた第一の期間計数し前
記第一の期間の計数値を予め定められた第二の値と比較
する第一の演算回路と、前記演算器の出力値が予め定め
られた第三の値よりも小さい場合の出現数を前記積分波
形の一周期における予め定めた第二の期間計数し前記第
二の期間の計数値を予め定められた第四の値と比較する
第二の演算回路と、前記演算器の出力データと所定の値
と比較する比較器と、前記比較器の出力信号により計数
が制御されるカウンタと、前記カウンタの出力データを
アナログ電圧に変換し変換信号が前記可変抵抗回路の制
御端子に接続されているＤ／Ａコンバータとを備えて構
成される。
号を発生する積分波形発生回路と、電圧により抵抗が可
変される可変抵抗回路と前記積分波形発生回路が直列に
接続され、前記可変抵抗回路の両端の電圧を増幅するＡ
ＭＰ回路と、前記ＡＭＰ回路の出力信号を予め定められ
たサンプリング周期でサンプリングしサンプリング値を
デジタル変換し時系列に出力するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータの時系列に出力を前記サンプリン
グ周期で格納する第一のレジスタと、前記第一のレジス
タの出力値が前記第一のレジスタと同一タイミングで格
納される第二のレジスタと、前記第一のレジスタ及び第
二のレジスタに順次格納される度に前記第一のレジスタ
に格納された値と第二のレジスタに格納された値との差
を演算し出力する演算器と、前記演算器の出力値が予め
定められた第一の値よりも小さい場合の出現数を前記積
分波形の一周期における予め定めた第一の期間計数し前
記第一の期間の計数値を予め定められた第二の値と比較
する第一の演算回路と、前記演算器の出力値が予め定め
られた第三の値よりも小さい場合の出現数を前記積分波
形の一周期における予め定めた第二の期間計数し前記第
二の期間の計数値を予め定められた第四の値と比較する
第二の演算回路と、前記演算器の出力データと所定の値
と比較する比較器と、前記比較器の出力信号により計数
が制御されるカウンタと、前記カウンタの出力データを
アナログ電圧に変換し変換信号が前記可変抵抗回路の制
御端子に接続されているＤ／Ａコンバータとを備えて構
成される。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示すブロッ
ク図、図２は第１の実施例の動作を説明する図であり、
のこぎり電圧波形信号とダイオード順方向特性の対応関
係を示している。
て説明する。図１は本発明の第１の実施例を示すブロッ
ク図、図２は第１の実施例の動作を説明する図であり、
のこぎり電圧波形信号とダイオード順方向特性の対応関
係を示している。
【００１９】図３は第１の実施例の回路による被検査対
象回路の接続状態を示している。
象回路の接続状態を示している。
【００２０】図３において、集積回路（以下ＩＣと称
す）２６の電源端子２１は、抵抗２２の一方に接続され
ている。抵抗２２の他方は、出力端子２３と、トランジ
スター２４のコレクタに接続されている。配線２３０
は、ＩＣ２７０の入力端子に接続されている。但し、抵
抗２３３は、プリント配線２３０の抵抗を意味する。Ｉ
Ｃ２７０の回路構成は、入力端子２７１は、ダイオード
２７２，２７３のアノード端子とトランジスター２７４
のベース端子に接続されている。ダイオード２７２のカ
ソード端子は、ＩＣ２７０の一方の電源端子２７５に接
続されている。また、ダイオード２７３のカソード端子
は、ＩＣ２７０の他方の電源端子２７６に接続されてい
る。本発明の接続検査回路２４の一方の端子２４１は、
プローブ２５０を介してＩＣ２７０の入力端子２７１に
接続されている。接続検査回路２４の他方の端子２４２
は、プローブ２５１を介してＩＣ２７０の電源端子２７
５に接続されている。ＩＣ２６の電源端子２１とＩＣ２
７０，２７５は、共通電源端子である。
す）２６の電源端子２１は、抵抗２２の一方に接続され
ている。抵抗２２の他方は、出力端子２３と、トランジ
スター２４のコレクタに接続されている。配線２３０
は、ＩＣ２７０の入力端子に接続されている。但し、抵
抗２３３は、プリント配線２３０の抵抗を意味する。Ｉ
Ｃ２７０の回路構成は、入力端子２７１は、ダイオード
２７２，２７３のアノード端子とトランジスター２７４
のベース端子に接続されている。ダイオード２７２のカ
ソード端子は、ＩＣ２７０の一方の電源端子２７５に接
続されている。また、ダイオード２７３のカソード端子
は、ＩＣ２７０の他方の電源端子２７６に接続されてい
る。本発明の接続検査回路２４の一方の端子２４１は、
プローブ２５０を介してＩＣ２７０の入力端子２７１に
接続されている。接続検査回路２４の他方の端子２４２
は、プローブ２５１を介してＩＣ２７０の電源端子２７
５に接続されている。ＩＣ２６の電源端子２１とＩＣ２
７０，２７５は、共通電源端子である。
【００２１】のこぎり電圧波形信号を発生する積分波形
発生回路３０の出力端子３２には、抵抗１３０の一方に
接続されると共に、ＡＭＰ回路２０の一方の入力端子に
各々接続されている。抵抗１３０の他方は、出力端子２
４１及びＡＭＰ回路２０の他方の入力端子に接続されて
いる。さらに、図３に示す様にプローブ２５０を介して
ＩＣ２７０の入力端子２７１に接続されている。ＡＭＰ
回路２０の出力端子は、アナログ信号をデジタル信号に
変換するＡ／Ｄコンバータ５０の入力端子５１に接続さ
れている。Ａ／Ｄコンバータ５０の出力端子５２は、レ
ジスタ５５の入力端子５６に接続されている。レジスタ
５５の出力端子５７は、レジスタ１００の入力端子１０
１の演算回路６０の一方の入力端子６１に接続されてい
る。レジスタ１００の出力端子１０２は、演算回路６０
の他方の入力端子６２に接続されている。
発生回路３０の出力端子３２には、抵抗１３０の一方に
接続されると共に、ＡＭＰ回路２０の一方の入力端子に
各々接続されている。抵抗１３０の他方は、出力端子２
４１及びＡＭＰ回路２０の他方の入力端子に接続されて
いる。さらに、図３に示す様にプローブ２５０を介して
ＩＣ２７０の入力端子２７１に接続されている。ＡＭＰ
回路２０の出力端子は、アナログ信号をデジタル信号に
変換するＡ／Ｄコンバータ５０の入力端子５１に接続さ
れている。Ａ／Ｄコンバータ５０の出力端子５２は、レ
ジスタ５５の入力端子５６に接続されている。レジスタ
５５の出力端子５７は、レジスタ１００の入力端子１０
１の演算回路６０の一方の入力端子６１に接続されてい
る。レジスタ１００の出力端子１０２は、演算回路６０
の他方の入力端子６２に接続されている。
【００２２】演算回路６０の出力端子６３は、演算回路
７０，８０の入力端子７１と入力端子８１及びメモリ回
路９０の入力端子９１に各々接続されている。基準値デ
ータ信号が入力される入力端子７０３，７０４は、演算
回路７０の入力端子７３，７４に接続されている。基準
値データ信号が入力される入力端子８０３，８０４は、
演算回路８０の入力端子８３，８４に接続されている。
演算回路７０と演算回路８０の演算結果は、各々の出力
端子７５，８５を介して出力端子７０５及び出力端子８
０５に各々出力される。タイミング信号発生回路４０
は、のこぎり電圧波形信号の起動信号、Ａ／Ｄコンバー
タ５０の変換イネーブル信号、レジスタ５５，１００の
クロック信号、演算回路７０，８０のクロック信号の発
生タイミング、メモリ回路９０にデータを書き込むタイ
ミング及び書き込み信号を制御する。
７０，８０の入力端子７１と入力端子８１及びメモリ回
路９０の入力端子９１に各々接続されている。基準値デ
ータ信号が入力される入力端子７０３，７０４は、演算
回路７０の入力端子７３，７４に接続されている。基準
値データ信号が入力される入力端子８０３，８０４は、
演算回路８０の入力端子８３，８４に接続されている。
演算回路７０と演算回路８０の演算結果は、各々の出力
端子７５，８５を介して出力端子７０５及び出力端子８
０５に各々出力される。タイミング信号発生回路４０
は、のこぎり電圧波形信号の起動信号、Ａ／Ｄコンバー
タ５０の変換イネーブル信号、レジスタ５５，１００の
クロック信号、演算回路７０，８０のクロック信号の発
生タイミング、メモリ回路９０にデータを書き込むタイ
ミング及び書き込み信号を制御する。
【００２３】出力端子４１，４２，４３，４４，４５，
４６，４７，４８，４９，３９は、各々積分波形発生回
路３０の入力端子３１、Ａ／Ｄコンバータの入力端子５
３、レジスタ５５の入力端子５８、レジスタ１００の入
力端子１０３、演算回路７０の入力端子７２、演算回路
８０の入力端子８２、演算回路７０の入力端子７６、演
算回路８０の入力端子８６、メモリ回路９０の入力端子
９２，９３に接続されている。
４６，４７，４８，４９，３９は、各々積分波形発生回
路３０の入力端子３１、Ａ／Ｄコンバータの入力端子５
３、レジスタ５５の入力端子５８、レジスタ１００の入
力端子１０３、演算回路７０の入力端子７２、演算回路
８０の入力端子８２、演算回路７０の入力端子７６、演
算回路８０の入力端子８６、メモリ回路９０の入力端子
９２，９３に接続されている。
【００２４】次に、第１の実施例の動作について、図
１，図２，図３を参照して説明する。最初に接続状態の
良否判定方法について説明する。図１のタイミング信号
発生回路４０の出力端子４１から得られる図２に示す出
力信号Ｔ１１によりのこぎり電圧波形信号ｂ１が出力さ
れる。この時、図１に示す抵抗１３０に流れる電流ｉ
は、図３に示す配線２３０の抵抗２３３と抵抗２２に流
れる電流ｉ１とダイオード２７２に流れる電流ｉ２の和
である。
１，図２，図３を参照して説明する。最初に接続状態の
良否判定方法について説明する。図１のタイミング信号
発生回路４０の出力端子４１から得られる図２に示す出
力信号Ｔ１１によりのこぎり電圧波形信号ｂ１が出力さ
れる。この時、図１に示す抵抗１３０に流れる電流ｉ
は、図３に示す配線２３０の抵抗２３３と抵抗２２に流
れる電流ｉ１とダイオード２７２に流れる電流ｉ２の和
である。
【００２５】そこで、図２に示すダイオード特性の０〜
ｖ１２の範囲の電流ｉ値（または電圧ｖ）は、変換イネ
ーブル信号Ｔ１２の周期毎に順次Ａ／Ｄコンバータ５０
より出力される。Ａ／Ｄコンバータ５０の出力値は、出
力端子４３，４４から出力されるサンプリングクロック
Ｔ１３により順次レジスタ５５，１００に格納される。
入力端子６１の入力データから入力端子６２の入力デー
タの差を求める演算器６０によりクロックＴ１３の周期
時間当りの電流変化率ΔＤ１＝Δｉ／Δｔが得られる。
前記ΔＤ１を、所定の値ｍ１と演算回路７０にて比較演
算される。
ｖ１２の範囲の電流ｉ値（または電圧ｖ）は、変換イネ
ーブル信号Ｔ１２の周期毎に順次Ａ／Ｄコンバータ５０
より出力される。Ａ／Ｄコンバータ５０の出力値は、出
力端子４３，４４から出力されるサンプリングクロック
Ｔ１３により順次レジスタ５５，１００に格納される。
入力端子６１の入力データから入力端子６２の入力デー
タの差を求める演算器６０によりクロックＴ１３の周期
時間当りの電流変化率ΔＤ１＝Δｉ／Δｔが得られる。
前記ΔＤ１を、所定の値ｍ１と演算回路７０にて比較演
算される。
【００２６】同様に、Ｖ１１〜Ｖ１２の範囲の電流ｉ値
（電圧ｖ）は、変換イネーブル信号Ｔ１２の周期毎に順
次Ａ／Ｄコンバータ５０より出力される。Ａ／Ｄコンバ
ータ５０の出力値は、サンプリングクロックＴ１３によ
り順次レジスタ５５，１００に格納され、演算器６０に
よりクロックＴ１３の周期時間当りの電流変化率ΔＤ２
＝Δｉ／Δｔが得られる。
（電圧ｖ）は、変換イネーブル信号Ｔ１２の周期毎に順
次Ａ／Ｄコンバータ５０より出力される。Ａ／Ｄコンバ
ータ５０の出力値は、サンプリングクロックＴ１３によ
り順次レジスタ５５，１００に格納され、演算器６０に
よりクロックＴ１３の周期時間当りの電流変化率ΔＤ２
＝Δｉ／Δｔが得られる。
【００２７】前記ΔＤ２を、所定の値ｍ２と演算回路８
０にて比較演算される。演算回路７０，８０は、ΔＤ１
＜ｍ１及びΔＤ２＜ｍ２の時“１”を出力する。前記
“１”の状態をサンプリングクロックＴ１４により演算
回路７０のイネーブル信号Ｇ１及び演算回路８０のイネ
ーブル信号Ｇ２の出力期間中に計数し、各々の計数値を
所定の値Ｋ１，Ｋ２と比較する。
０にて比較演算される。演算回路７０，８０は、ΔＤ１
＜ｍ１及びΔＤ２＜ｍ２の時“１”を出力する。前記
“１”の状態をサンプリングクロックＴ１４により演算
回路７０のイネーブル信号Ｇ１及び演算回路８０のイネ
ーブル信号Ｇ２の出力期間中に計数し、各々の計数値を
所定の値Ｋ１，Ｋ２と比較する。
【００２８】ただし、ｍ１は、入力端子７０３より与え
られ、配線２３０と抵抗２２に流れる電流ｉ１の最小の
電流変化率とする。ｍ２は、入力端子８０３より与えら
れ、ダイオードに流れる電流ｉ２の最小の電流変化率と
する。
られ、配線２３０と抵抗２２に流れる電流ｉ１の最小の
電流変化率とする。ｍ２は、入力端子８０３より与えら
れ、ダイオードに流れる電流ｉ２の最小の電流変化率と
する。
【００２９】一般に、図２に示すダイオード特性の０〜
Ｖ１１の範囲において、ｉ１＞ｉ２である。以上の様な
動作において、図３に示すＩＣ２６の出力端子２３及び
ＩＣ２７０の入力端子２７１の接続不良、接続良好の状
態における演算回路７０，８０の各々の比較演算結果を
表１に示す。尚、演算回路７０，８０の各々の比較演算
結果は、出力端子７０５，８０５から出力される。
Ｖ１１の範囲において、ｉ１＞ｉ２である。以上の様な
動作において、図３に示すＩＣ２６の出力端子２３及び
ＩＣ２７０の入力端子２７１の接続不良、接続良好の状
態における演算回路７０，８０の各々の比較演算結果を
表１に示す。尚、演算回路７０，８０の各々の比較演算
結果は、出力端子７０５，８０５から出力される。
【００３０】
【表１】
【００３１】表１において、○印は接続状態が良好、×
印は接続状態が不良である。入力端子の接続状態が不良
の場合、比較判定２に示す（ΔＤ２＜ｍ２）＞Ｋ２な
る。出力端子の接続状態が不良の場合、比較判定１に示
す（ΔＤ１＜ｍ１）＞Ｋ１となる。さらに、入出力端子
の接続状態が不良の場合、（ΔＤ１＜ｍ１）＞Ｋ１，
（ΔＤ２＜ｍ２）＞Ｋ２となる。以上の様な判定から、
入出力端子の接続状態を検査することができる。
印は接続状態が不良である。入力端子の接続状態が不良
の場合、比較判定２に示す（ΔＤ２＜ｍ２）＞Ｋ２な
る。出力端子の接続状態が不良の場合、比較判定１に示
す（ΔＤ１＜ｍ１）＞Ｋ１となる。さらに、入出力端子
の接続状態が不良の場合、（ΔＤ１＜ｍ１）＞Ｋ１，
（ΔＤ２＜ｍ２）＞Ｋ２となる。以上の様な判定から、
入出力端子の接続状態を検査することができる。
【００３２】次に、例えば配線抵抗値を算出するデータ
収集の方法について説明する。本発明の回路４のプロー
ブ２５０，２５１を図３の入出力端子２３と２７１に接
続する。図１のタイミング信号発生回路４０の出力端子
４１から得られる図２に示す出力端子Ｔ１１によりのこ
ぎり電圧波形信号ｂ１が出力される。この時、図１に示
す抵抗１３０に流れる電流ｉは、図３に示す配線２３０
の抵抗２３３と抵抗２２に流れる電流ｉ１とダイオード
２７２に流れる電流ｉ２の和である。そこで、図２に示
すダイオード特性の０〜ｖ１１の範囲の電流ｉ値（また
は電圧ｖ）は、変換イネーブル信号Ｔ１２の周期毎に順
次Ａ／Ｄコンバータ５０より出力される。Ａ／Ｄコンバ
ータ５０の出力値は、出力端子４３，４４から出力され
るサンプリングクロックＴ１３により順次レジスタ５
５，１００に格納される。
収集の方法について説明する。本発明の回路４のプロー
ブ２５０，２５１を図３の入出力端子２３と２７１に接
続する。図１のタイミング信号発生回路４０の出力端子
４１から得られる図２に示す出力端子Ｔ１１によりのこ
ぎり電圧波形信号ｂ１が出力される。この時、図１に示
す抵抗１３０に流れる電流ｉは、図３に示す配線２３０
の抵抗２３３と抵抗２２に流れる電流ｉ１とダイオード
２７２に流れる電流ｉ２の和である。そこで、図２に示
すダイオード特性の０〜ｖ１１の範囲の電流ｉ値（また
は電圧ｖ）は、変換イネーブル信号Ｔ１２の周期毎に順
次Ａ／Ｄコンバータ５０より出力される。Ａ／Ｄコンバ
ータ５０の出力値は、出力端子４３，４４から出力され
るサンプリングクロックＴ１３により順次レジスタ５
５，１００に格納される。
【００３３】入力端子６１の入力データから入力端子６
２の入力データの差を求める演算器６０によりクロック
Ｔ１３の周期時間当りの電流変化率ΔＤ１＝Δｉ／Δｔ
が得られる。前記電流変化率ΔＤ１による抵抗１３０両
端の電圧変化率ΔＶｔは、タイミング信号発生回路４０
の出力端子４９から出力される書き込み信号Ｔ１５によ
りメモリ回路９０に順次格納される。
２の入力データの差を求める演算器６０によりクロック
Ｔ１３の周期時間当りの電流変化率ΔＤ１＝Δｉ／Δｔ
が得られる。前記電流変化率ΔＤ１による抵抗１３０両
端の電圧変化率ΔＶｔは、タイミング信号発生回路４０
の出力端子４９から出力される書き込み信号Ｔ１５によ
りメモリ回路９０に順次格納される。
【００３４】被検査回路網の抵抗の算出、この場合配線
パターンの抵抗値算出は、例えばパーソナルコンピュー
タ等に前記メモリ回路９０の出力端子９４から出力端子
９０１を介してデータを読み取り、次の様な演算処理を
行う。ΔＶｔの平均値を求め、ΔＶｔの平均値をΔＶｔ
ａとする。平均値を求める理由は、Ａ／Ｄコンバータの
変換誤差を最小とするためである。
パターンの抵抗値算出は、例えばパーソナルコンピュー
タ等に前記メモリ回路９０の出力端子９４から出力端子
９０１を介してデータを読み取り、次の様な演算処理を
行う。ΔＶｔの平均値を求め、ΔＶｔの平均値をΔＶｔ
ａとする。平均値を求める理由は、Ａ／Ｄコンバータの
変換誤差を最小とするためである。
【００３５】Ｒｘ＝ΔＶ・Ｒｔ／ΔＶｔａ−Ｒｔの演算
式から配線抵抗値を算出する。ただし、ΔＶは、のこぎ
り電圧波形信号６１の単位時間当りの電圧変化率であ
り、一定である。またＲｔは、抵抗１３０であり固定値
である。ΔＶ，Ｒｔは、各々所定の値に設定されるため
既知の値となる。さらに、一般に、ダイオード特性の０
〜ｖ１１の範囲の抵抗値は、配線抵抗値に比較して非常
に大きい。従ってΔＶｔａに対するダイオードの漏れ電
流の影響は、無視できる。
式から配線抵抗値を算出する。ただし、ΔＶは、のこぎ
り電圧波形信号６１の単位時間当りの電圧変化率であ
り、一定である。またＲｔは、抵抗１３０であり固定値
である。ΔＶ，Ｒｔは、各々所定の値に設定されるため
既知の値となる。さらに、一般に、ダイオード特性の０
〜ｖ１１の範囲の抵抗値は、配線抵抗値に比較して非常
に大きい。従ってΔＶｔａに対するダイオードの漏れ電
流の影響は、無視できる。
【００３６】以上の様な演算処理を行うことにより、配
線抵抗値を算出することが出来る。
線抵抗値を算出することが出来る。
【００３７】図４は、本発明の第２の実施例を示すブロ
ック図、図５は第２の実施例の動作を説明する図であ
り、のこぎり電圧波形信号とダイオード順方向特性の対
応関係を示している。図６は、第２の実施例の接続及び
抵抗値検査回路による被検査対象回路の接続状態を示し
ている。
ック図、図５は第２の実施例の動作を説明する図であ
り、のこぎり電圧波形信号とダイオード順方向特性の対
応関係を示している。図６は、第２の実施例の接続及び
抵抗値検査回路による被検査対象回路の接続状態を示し
ている。
【００３８】図４において、集積回路（以下ＩＣと称
す）２６の電源端子２１は、抵抗２２の一方に接続され
ている。抵抗２２の他方は、出力端子２３と、トランジ
スタ２４のコレクタに接続されている。配線２３０は、
ＩＣ２７０の入力端子２７１に接続されている。但し、
抵抗２３３は、プリント配線２３０の抵抗を意味する。
ＩＣ２７０の回路構成は、入力端子２７１は、ダイオー
ド２７２，２７３のアノード端子とトランジスター２７
４のベース端子に接続されている。ダイオード２７２の
カソード端子は、ＩＣ２７０の一方の電源端子２７５に
接続されている。また、ダイオード２７３のカソード端
子は、ＩＣ２７０の他方の電源端子２７６に接続されて
いる。本発明の接続及び抵抗値検査回路２４の一方の端
子２４１は、プローブ２５０を介してＩＣ２７０の入力
端子２７１に接続されている。接続及び抵抗値検査回路
２４の他方の端子２４２は、プローブ２５１を介してＩ
Ｃ２７０の電源端子２７５に接続されている。ＩＣ２６
の電源端子２１とＩＣ２７０の電源端子２７５は、共通
電源端子である。
す）２６の電源端子２１は、抵抗２２の一方に接続され
ている。抵抗２２の他方は、出力端子２３と、トランジ
スタ２４のコレクタに接続されている。配線２３０は、
ＩＣ２７０の入力端子２７１に接続されている。但し、
抵抗２３３は、プリント配線２３０の抵抗を意味する。
ＩＣ２７０の回路構成は、入力端子２７１は、ダイオー
ド２７２，２７３のアノード端子とトランジスター２７
４のベース端子に接続されている。ダイオード２７２の
カソード端子は、ＩＣ２７０の一方の電源端子２７５に
接続されている。また、ダイオード２７３のカソード端
子は、ＩＣ２７０の他方の電源端子２７６に接続されて
いる。本発明の接続及び抵抗値検査回路２４の一方の端
子２４１は、プローブ２５０を介してＩＣ２７０の入力
端子２７１に接続されている。接続及び抵抗値検査回路
２４の他方の端子２４２は、プローブ２５１を介してＩ
Ｃ２７０の電源端子２７５に接続されている。ＩＣ２６
の電源端子２１とＩＣ２７０の電源端子２７５は、共通
電源端子である。
【００３９】のこぎり電圧波形信号を発生する積分波形
発生回路３０の出力端子３２には、可変抵抗回路１３０
の一方に接続されると共に、ＡＭＰ回路２０の一方の入
力端子に各々接続されている。可変抵抗回路１３０の他
方は、出力端子２４１及びＡＭＰ回路２０の他方の入力
端子に接続されている。さらに、図３に示す様にプロー
ブ２５０を介してＩＣ２７０の入力端子２７１に接続さ
れているＡＭＰ回路２０の出力端子は、アナログ信号を
デジタル信号に変換するＡ／Ｄコンバータ５０の入力端
子５１に接続されている。Ａ／Ｄコンバータ５０の出力
端子５２は、レジスタ５５の入力端子５６に接続されて
いる。レジスタ５５の出力端子５７は、レジスタ１００
の入力端子１０１と演算回路６０の一方の入力端子６１
に接続されている。レジスタ１００の出力端子１０２
は、演算回路６０の他方の入力端子６２に接続されてい
る。演算回路６０の出力端子６３は、演算回路７０，８
０の入力端子７１と入力端子８１及び比較回路９０の入
力端子９２に各々接続されている。
発生回路３０の出力端子３２には、可変抵抗回路１３０
の一方に接続されると共に、ＡＭＰ回路２０の一方の入
力端子に各々接続されている。可変抵抗回路１３０の他
方は、出力端子２４１及びＡＭＰ回路２０の他方の入力
端子に接続されている。さらに、図３に示す様にプロー
ブ２５０を介してＩＣ２７０の入力端子２７１に接続さ
れているＡＭＰ回路２０の出力端子は、アナログ信号を
デジタル信号に変換するＡ／Ｄコンバータ５０の入力端
子５１に接続されている。Ａ／Ｄコンバータ５０の出力
端子５２は、レジスタ５５の入力端子５６に接続されて
いる。レジスタ５５の出力端子５７は、レジスタ１００
の入力端子１０１と演算回路６０の一方の入力端子６１
に接続されている。レジスタ１００の出力端子１０２
は、演算回路６０の他方の入力端子６２に接続されてい
る。演算回路６０の出力端子６３は、演算回路７０，８
０の入力端子７１と入力端子８１及び比較回路９０の入
力端子９２に各々接続されている。
【００４０】基準値データ信号が入力される入力端子７
０３，７０４は、演算回路７０の入力端子７３，７４に
接続されている。基準値データ信号が入力される入力端
子８０３，８０４は、演算回路８０の入力端子８３，８
４に接続されている。演算回路７０と演算回路８０の演
算結果は、各々の出力端子７５，８５を介して出力端子
７０５及び出力端子８０５に各々出力される。タイミン
グ信号発生回路４０は、のこぎり電圧波形信号の起動信
号、Ａ／Ｄコンバータ５０の変換イネーブル信号、レジ
スタ５５，１００のクロック信号、演算回路７０，８０
のクロック信号の発生タイミング、カウンタ１１０のＣ
ＬＫ信号の印可タイミングを制御する。出力端子４１，
４２，４３，４４，４５，４６，４７，４８，４９は、
各々積分波形発生回路３０の入力端子３１、Ａ／Ｄコン
バータの入力端子５３、レジスタ５５の入力端子５８と
ＡＮＤゲート１２６の一方の入力端子、レジスタ１００
の入力端子１０３、演算回路７０の入力端子７２、演算
回路８０の入力端子８２、演算回路７０の入力端子７
６、演算回路８０の入力端子８６とＡＮＤゲート１２６
の他方の入力端子に接続されている。
０３，７０４は、演算回路７０の入力端子７３，７４に
接続されている。基準値データ信号が入力される入力端
子８０３，８０４は、演算回路８０の入力端子８３，８
４に接続されている。演算回路７０と演算回路８０の演
算結果は、各々の出力端子７５，８５を介して出力端子
７０５及び出力端子８０５に各々出力される。タイミン
グ信号発生回路４０は、のこぎり電圧波形信号の起動信
号、Ａ／Ｄコンバータ５０の変換イネーブル信号、レジ
スタ５５，１００のクロック信号、演算回路７０，８０
のクロック信号の発生タイミング、カウンタ１１０のＣ
ＬＫ信号の印可タイミングを制御する。出力端子４１，
４２，４３，４４，４５，４６，４７，４８，４９は、
各々積分波形発生回路３０の入力端子３１、Ａ／Ｄコン
バータの入力端子５３、レジスタ５５の入力端子５８と
ＡＮＤゲート１２６の一方の入力端子、レジスタ１００
の入力端子１０３、演算回路７０の入力端子７２、演算
回路８０の入力端子８２、演算回路７０の入力端子７
６、演算回路８０の入力端子８６とＡＮＤゲート１２６
の他方の入力端子に接続されている。
【００４１】被比較データが入力される入力端子９０１
を介して比較器９０のデータ入力端子９１に接続されて
いる。比較器９０の出力端子９３は、ＡＮＤゲート１２
５の一方の入力端子に接続されている。前記ＡＮＤゲー
ト１２５の他方の入力端子と前記積分波形発生回路３０
の入力端子３４には接続検査機能と抵抗測定機能を切り
替える切り替え信号が入力端子９０２を介して接続され
る。前記ＡＮＤゲート１２５の出力端子は、カウンタ１
１０の制御端子１１１に接続されている。カウンタ１１
０の出力端子１１４は、Ｄ／Ａコンバータ１２０の入力
端子１２１と出力端子１１６に接続されている。Ｄ／Ａ
コンバータ１２０の出力端子１２２は、可変抵抗回路１
３０の抵抗制御端子１３３に接続されている。カウンタ
１１０に定の抵抗値データを設定するため入力端子１１
５を介してカウンタ１１０の入力端子１１３に接続され
ている。
を介して比較器９０のデータ入力端子９１に接続されて
いる。比較器９０の出力端子９３は、ＡＮＤゲート１２
５の一方の入力端子に接続されている。前記ＡＮＤゲー
ト１２５の他方の入力端子と前記積分波形発生回路３０
の入力端子３４には接続検査機能と抵抗測定機能を切り
替える切り替え信号が入力端子９０２を介して接続され
る。前記ＡＮＤゲート１２５の出力端子は、カウンタ１
１０の制御端子１１１に接続されている。カウンタ１１
０の出力端子１１４は、Ｄ／Ａコンバータ１２０の入力
端子１２１と出力端子１１６に接続されている。Ｄ／Ａ
コンバータ１２０の出力端子１２２は、可変抵抗回路１
３０の抵抗制御端子１３３に接続されている。カウンタ
１１０に定の抵抗値データを設定するため入力端子１１
５を介してカウンタ１１０の入力端子１１３に接続され
ている。
【００４２】次に、第２の実施例の動作について、図
４，図５，図６を参照して説明する。最初に接続状態の
良否判定方法について説明する。入力端子１１６にＯＦ
Ｆ信号を印加して接続状態の良否判定を行う状態とす
る。更に、予め入力端子９０２を介して可変抵抗回路１
３０の抵抗値を定める所定のデータがカウンタ１１０に
設定されている。
４，図５，図６を参照して説明する。最初に接続状態の
良否判定方法について説明する。入力端子１１６にＯＦ
Ｆ信号を印加して接続状態の良否判定を行う状態とす
る。更に、予め入力端子９０２を介して可変抵抗回路１
３０の抵抗値を定める所定のデータがカウンタ１１０に
設定されている。
【００４３】図４のタイミング信号発生回路４０の出力
端子４１から得られる図５に示す出力信号Ｔ１１により
のこぎり電圧波形信号ｂ１が出力される。この時、図４
に示す可変抵抗回路１３０に流れる電流ｉは、図６に示
す配線２３０の抵抗２３３と抵抗２２に流れる電流ｉ１
とダイオード２７２に流れる電流ｉ２の和である。そこ
で、図５に示すダイオード特性の０〜ｖ１２の範囲の電
流ｉ値（または電圧ｖ）は、変換イネーブル信号Ｔ１２
の周期毎に順次Ａ／Ｄコンバータ５０より出力される。
Ａ／Ｄコンバータ５０の出力値は、出力端子４３，４４
から出力されるサンプリングクロックＴ１３により順次
レジスタ５５，１００に格納される。入力端子６１の入
力データから入力端子６２の入力データの差を求める演
算器６０によりクロックＴ１３の周期時間当りの電流変
化率ΔＤ１＝Δｉ／Δｔが得られる。前記ΔＤ１を、所
定の値ｍ１と演算回路７０にて比較演算される。
端子４１から得られる図５に示す出力信号Ｔ１１により
のこぎり電圧波形信号ｂ１が出力される。この時、図４
に示す可変抵抗回路１３０に流れる電流ｉは、図６に示
す配線２３０の抵抗２３３と抵抗２２に流れる電流ｉ１
とダイオード２７２に流れる電流ｉ２の和である。そこ
で、図５に示すダイオード特性の０〜ｖ１２の範囲の電
流ｉ値（または電圧ｖ）は、変換イネーブル信号Ｔ１２
の周期毎に順次Ａ／Ｄコンバータ５０より出力される。
Ａ／Ｄコンバータ５０の出力値は、出力端子４３，４４
から出力されるサンプリングクロックＴ１３により順次
レジスタ５５，１００に格納される。入力端子６１の入
力データから入力端子６２の入力データの差を求める演
算器６０によりクロックＴ１３の周期時間当りの電流変
化率ΔＤ１＝Δｉ／Δｔが得られる。前記ΔＤ１を、所
定の値ｍ１と演算回路７０にて比較演算される。
【００４４】同様に、Ｖ１１〜Ｖ１２の範囲の電流ｉ値
（電圧ｖ）は、変換イネーブル信号Ｔ１２の周期毎に順
次Ａ／Ｄコンバータ５０より出力される。Ａ／Ｄコンバ
ータ５０の出力値は、サンプリングクロックＴ１３によ
り順次レジスタ５５，１００に格納され、演算器６０に
よりクロックＴ１３の周期時間当りの電流変化率ΔＤ２
＝Δｉ／Δｔが得られる。前記ΔＤ２を、所定の値ｍ２
と演算回路８０にて比較演算される。演算回路７０，８
０は、ΔＤ１＜ｍ１及びΔＤ２＜ｍ２の時“１”を出力
する。前記“１”の状態をサンプリングクロックＴ１４
により演算回路７０のイネーブル信号Ｇ１及び演算回路
８０のイネーブル信号Ｇ２の出力期間中に計数し、各々
の計数値を所定の値Ｋ１，Ｋ２と比較する。
（電圧ｖ）は、変換イネーブル信号Ｔ１２の周期毎に順
次Ａ／Ｄコンバータ５０より出力される。Ａ／Ｄコンバ
ータ５０の出力値は、サンプリングクロックＴ１３によ
り順次レジスタ５５，１００に格納され、演算器６０に
よりクロックＴ１３の周期時間当りの電流変化率ΔＤ２
＝Δｉ／Δｔが得られる。前記ΔＤ２を、所定の値ｍ２
と演算回路８０にて比較演算される。演算回路７０，８
０は、ΔＤ１＜ｍ１及びΔＤ２＜ｍ２の時“１”を出力
する。前記“１”の状態をサンプリングクロックＴ１４
により演算回路７０のイネーブル信号Ｇ１及び演算回路
８０のイネーブル信号Ｇ２の出力期間中に計数し、各々
の計数値を所定の値Ｋ１，Ｋ２と比較する。
【００４５】ただし、ｍ１は、入力端子７０３より与え
られ、配線２３０と抵抗２２に流れる電流ｉ１の最小の
電流変化率とする。ｍ２は、入力端子８０３より与えら
れ、ダイオードに流れる電流ｉ２の最小の電流変化率と
する。
られ、配線２３０と抵抗２２に流れる電流ｉ１の最小の
電流変化率とする。ｍ２は、入力端子８０３より与えら
れ、ダイオードに流れる電流ｉ２の最小の電流変化率と
する。
【００４６】一般に、図５に示すダイオード特性の０〜
Ｖ１２の範囲において、ｉ１＞ｉ２である。以上の様な
動作において、図６に示すＩＣ２６の出力端子２３及び
ＩＣ２７０の入力端子２７１の接続不良、接続良好の状
態における演算回路７０，８０の各々の比較演算結果を
表１に示す。尚、演算回路７０，８０の各々の比較演算
結果は、出力端子７０５，８０５から出力される。表１
において、，○は接続状態が良好、×印は接続状態が不
良である。入力端子の接続状態が不良の場合、比較判定
２に示す（ΔＤ２＜ｍ２）＞Ｋ２になる。出力端子の接
続状態が不良の場合、比較判定１に示す（ΔＤ１＜ｍ
１）＞Ｋ１となる。さらに、入出力端子の接続状態が不
良の場合、（ΔＤ１＜ｍ１）＞Ｋ１、（ΔＤ２＜ｍ２）
＞Ｋ２となる。以上の様な判定から、入出力端子の接続
状態を検査することができる。
Ｖ１２の範囲において、ｉ１＞ｉ２である。以上の様な
動作において、図６に示すＩＣ２６の出力端子２３及び
ＩＣ２７０の入力端子２７１の接続不良、接続良好の状
態における演算回路７０，８０の各々の比較演算結果を
表１に示す。尚、演算回路７０，８０の各々の比較演算
結果は、出力端子７０５，８０５から出力される。表１
において、，○は接続状態が良好、×印は接続状態が不
良である。入力端子の接続状態が不良の場合、比較判定
２に示す（ΔＤ２＜ｍ２）＞Ｋ２になる。出力端子の接
続状態が不良の場合、比較判定１に示す（ΔＤ１＜ｍ
１）＞Ｋ１となる。さらに、入出力端子の接続状態が不
良の場合、（ΔＤ１＜ｍ１）＞Ｋ１、（ΔＤ２＜ｍ２）
＞Ｋ２となる。以上の様な判定から、入出力端子の接続
状態を検査することができる。
【００４７】次に、例えば、図６に示すＩＣ２６の抵抗
２２の抵抗値を測定する方法について説明する。本発明
の回路２４ａのプローブ２５０，２５１を図６の出力端
子２３と電源端子２７５に接続する。入力端子９０２に
ＯＮ信号を印加して抵抗測定を行う状態とする。更に、
予め入力端子１１５を介して可変抵抗回路１３０の抵抗
値を定める所定のデータがカウンタ１１０に設定されて
いる。また、入力端子９０１を介して被比較データが比
較器９０に設定されている。
２２の抵抗値を測定する方法について説明する。本発明
の回路２４ａのプローブ２５０，２５１を図６の出力端
子２３と電源端子２７５に接続する。入力端子９０２に
ＯＮ信号を印加して抵抗測定を行う状態とする。更に、
予め入力端子１１５を介して可変抵抗回路１３０の抵抗
値を定める所定のデータがカウンタ１１０に設定されて
いる。また、入力端子９０１を介して被比較データが比
較器９０に設定されている。
【００４８】前記設定データは、次の様な関係の値が設
定される。ΔＶｎ＝ΔＶ／２，ΔＶｎは、可変抵抗回路
１３０の両端の時間当りの電圧変化率である。ΔＶは、
のこぎり電圧の単位時間当りの電圧値または電圧変化率
である。
定される。ΔＶｎ＝ΔＶ／２，ΔＶｎは、可変抵抗回路
１３０の両端の時間当りの電圧変化率である。ΔＶは、
のこぎり電圧の単位時間当りの電圧値または電圧変化率
である。
【００４９】図４のタイミング信号発生回路４０の出力
端子４１から得られる図５に示す出力信号Ｔ１１により
のこぎり電圧波形信号ｂ２が出力され、且つ、カウンタ
１１０にＣＬＫ信号を供給するためにイネーブル信号Ｇ
３によりＡＮＤゲート１２６をＯＮする。ただし、のこ
ぎり電圧波形信号ｂ２の波高値はｂ１より小さい。この
時、図４に示す可変抵抗回路１３０に流れる電流ｉは、
図６に示す抵抗２２に流れる電流である。そこで、図５
に示すダイオード特性の０〜ｖ１１の範囲の電流ｉ値
（または電圧ｖ）は、変換イネーブル信号Ｔ１２の周期
毎に順次Ａ／Ｄコンバータ５０より出力される。Ａ／Ｄ
コンバータ５０出力値は、出力端子４３，４４から出力
されるサンプリングクロックＴ１３により順次レジスタ
５５，１００に格納される。入力端子６１の入力データ
から入力端子６２の入力データの差を求める演算器６０
によりクロックＴ１３の周期時間当りの電流変化率ΔＤ
１＝Δｉ／Δｔが得られる。前記電流変化率ΔＤ１によ
る可変抵抗回路１３０両端の電圧変化率ΔＶｔは、比較
器９０の入力端子９２に入力され比較される。比較器９
０の出力端子９３からΔＶｎとΔＶｔの一致信号が出力
されるまでサンプリング信号毎に予めカウンタ１１０に
設定された値が減算される。
端子４１から得られる図５に示す出力信号Ｔ１１により
のこぎり電圧波形信号ｂ２が出力され、且つ、カウンタ
１１０にＣＬＫ信号を供給するためにイネーブル信号Ｇ
３によりＡＮＤゲート１２６をＯＮする。ただし、のこ
ぎり電圧波形信号ｂ２の波高値はｂ１より小さい。この
時、図４に示す可変抵抗回路１３０に流れる電流ｉは、
図６に示す抵抗２２に流れる電流である。そこで、図５
に示すダイオード特性の０〜ｖ１１の範囲の電流ｉ値
（または電圧ｖ）は、変換イネーブル信号Ｔ１２の周期
毎に順次Ａ／Ｄコンバータ５０より出力される。Ａ／Ｄ
コンバータ５０出力値は、出力端子４３，４４から出力
されるサンプリングクロックＴ１３により順次レジスタ
５５，１００に格納される。入力端子６１の入力データ
から入力端子６２の入力データの差を求める演算器６０
によりクロックＴ１３の周期時間当りの電流変化率ΔＤ
１＝Δｉ／Δｔが得られる。前記電流変化率ΔＤ１によ
る可変抵抗回路１３０両端の電圧変化率ΔＶｔは、比較
器９０の入力端子９２に入力され比較される。比較器９
０の出力端子９３からΔＶｎとΔＶｔの一致信号が出力
されるまでサンプリング信号毎に予めカウンタ１１０に
設定された値が減算される。
【００５０】カウンタ１１０の値の減算に伴い、Ｄ／Ａ
コンバータ１２０のアナログ信号は、可変抵抗回路１３
０の制御端子１３３に印加され抵抗値が可変される。比
較器９０において電圧変化率ΔＶｔと基準値ΔＶｎの一
致信号が出力された時、カウンタ１１０の減算は停止さ
れる。カウンタ１１０の出力値がＩＣ２６の出力段の抵
抗２２となる。ただし、カウンタの値と可変抵抗回路の
抵抗値は、１対１の関係にある。以上の様にΔＶｎ＝Δ
Ｖｔを検出することにより、被検査測定抵抗値を測定す
ることが出来る。
コンバータ１２０のアナログ信号は、可変抵抗回路１３
０の制御端子１３３に印加され抵抗値が可変される。比
較器９０において電圧変化率ΔＶｔと基準値ΔＶｎの一
致信号が出力された時、カウンタ１１０の減算は停止さ
れる。カウンタ１１０の出力値がＩＣ２６の出力段の抵
抗２２となる。ただし、カウンタの値と可変抵抗回路の
抵抗値は、１対１の関係にある。以上の様にΔＶｎ＝Δ
Ｖｔを検出することにより、被検査測定抵抗値を測定す
ることが出来る。
【００５１】
【発明の効果】本発明の接続検査回路は、ダイオードの
高インピーダンス特性部分での可変抵抗回路の抵抗値と
被測定抵抗値が一致を検出するために可変抵抗回路の単
位時間当りの電圧変化率と基準の電圧変化率と比較する
比較器と可変抵抗回路の抵抗値を制御するカウンタとＤ
／Ａコンバータを付加することにより、被測定抵抗値を
測定できる効果がある。
高インピーダンス特性部分での可変抵抗回路の抵抗値と
被測定抵抗値が一致を検出するために可変抵抗回路の単
位時間当りの電圧変化率と基準の電圧変化率と比較する
比較器と可変抵抗回路の抵抗値を制御するカウンタとＤ
／Ａコンバータを付加することにより、被測定抵抗値を
測定できる効果がある。
【００５２】本発明の接続検査回路は、ダイオードの高
インピーダンス特性部分での単位時間当りの電圧変化率
の値を格納するメモリ回路を付加することにより、被測
定抵抗値を算出するためのデータを得ることができる効
果がある。
インピーダンス特性部分での単位時間当りの電圧変化率
の値を格納するメモリ回路を付加することにより、被測
定抵抗値を算出するためのデータを得ることができる効
果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例の動作の一例を示す図である。
【図３】第１の実施例における被検査対象回路との接続
状態を示す図である。
状態を示す図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】第２の実施例の動作の一例を示す図である。
【図６】第２の実施例における被検査対象回路との接続
状態を示す図である。
状態を示す図である。
【図７】従来の一例を示すブロック図である。
【図８】従来の接続検査回路の動作の一例を示す図であ
る。
る。
【図９】従来の接続検査回路の被検査対象回路との接続
状態を示す図である。
状態を示す図である。
１３，２２，１３０ 抵抗 ２０ ＡＭＰ回路 ３０ 積分波形発生回路 ４０，４００ タイミング信号発生回路 ５０，５００ Ａ／Ｄコンバータ ５５，１００，５５０，５６０ レジスタ ６０，６００ 演算器 ７０，８０，７００，８００ 演算回路 ９０ メモリ回路 ２６，２７６ ＩＣ（集積回路） ２７２ ダイオード ２３０ 配線 ２４ 接続検査回路 ２５０，２５１ プローブ ２００ ＡＭＰ回路 ３００ 積分波形発生回路
Claims (2)
- 【請求項１】 積分波形信号を発生する積分波形発生回
路と、前記積分波形発生回路の出力側に直列に接続され
た抵抗と、前記抵抗の両端の電圧を増幅するＡＭＰ回路
と、前記ＡＭＰ回路の出力信号を予め定められたサンプ
リング周期でサンプリングしサンプリング値をデジタル
変換し時系列に出力するＡ／Ｄコンバータと、前記Ａ／
Ｄコンバータの時系列に出力を前記サンプリング周期で
格納する第一のレジスタと、前記第一のレジスタの出力
値が前記第一のレジスタと同一タイミングで格納される
第二のレジスタと、前記第一のレジスタ及び第二のレジ
スタに順次格納される度に前記第一のレジスタに格納さ
れた値と第二のレジスタに格納された値との差を演算し
出力する演算器と、前記演算器の出力値が予め定められ
た値よりも小さい場合の出現数を前記積分波形の一周期
における予め定めた第一の期間計数し前記第一の期間の
計数値を予め定められた第二の値と比較する第一の演算
回路と、前記演算器の出力値が予め定められた第三の値
より小さい場合の出現数を前記積分波形の一周期におけ
る予め定めた第二の期間計数し前記第二の期間の計数値
を予め定められた第四の値と比較する第二の演算回路
と、前記演算器の出力データを格納するメモリ回路とを
備えたことを特徴とする接続検査装置。 - 【請求項２】 積分波形信号を発生する積分波形発生回
路と、電圧により抵抗が可変される可変抵抗回路と前記
積分波形発生回路が直列に接続され、前記可変抵抗回路
の両端の電圧を増幅するＡＭＰ回路と、前記ＡＭＰ回路
の出力信号を予め定められたサンプリング周期でサンプ
リングしサンプリング値をデジタル変換し時系列に出力
するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータの時系
列に出力を前記サンプリング周期で格納する第一のレジ
スタと、前記第一のレジスタの出力値が前記第一のレジ
スタと同一タイミングで格納される第二のレジスタと、
前記第一のレジスタ及び第二のレジスタに順次格納され
る度に前記第一のレジスタに格納された値と第二のレジ
スタに格納された値との差を演算し出力する演算器と、
前記演算器の出力値が予め定められた第一の値よりも小
さい場合の出現数を前記積分波形の一周期における予め
定めた第一の期間計数し前記第一の期間の計数値を予め
定められた第二の値と比較する第一の演算回路と、前記
演算器の出力値が予め定められた第三の値よりも小さい
場合の出現数を前記積分波形の一周期における予め定め
た第二の期間計数し前記第二の期間の計数値を予め定め
られた第四の値と比較する第二の演算回路と、前記演算
器の出力データと所定の値と比較する比較器と、前記比
較器の出力信号により計数が制御されるカウンタと、前
記カウンタの出力データをアナログ電圧に変換し変換信
号が前記可変抵抗回路の制御端子に接続されているＤ／
Ａコンバータとを備えたことを特徴とする接続検査装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119669A JP2737442B2 (ja) | 1991-05-24 | 1991-05-24 | 接続検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119669A JP2737442B2 (ja) | 1991-05-24 | 1991-05-24 | 接続検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04346079A JPH04346079A (ja) | 1992-12-01 |
| JP2737442B2 true JP2737442B2 (ja) | 1998-04-08 |
Family
ID=14767127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3119669A Expired - Lifetime JP2737442B2 (ja) | 1991-05-24 | 1991-05-24 | 接続検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737442B2 (ja) |
-
1991
- 1991-05-24 JP JP3119669A patent/JP2737442B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04346079A (ja) | 1992-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971209 |