JP2735552B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、所定の入出力機器からの信号をデータ処
理するデータ処理部を有するデータ処理装置に関するも
のである。 〔従来の技術〕 従来、この種の電子機器には、処理能力の高いプロセ
ッサが使用され、多数の信号線から入力されるディジタ
ル信号を判定しながら、他のハードウエアに転送して種
々の信号処理を実行している。 例えば各入出力信号条件を整合するためAND,OR等のゲ
ート回路を駆使し、各状態を記憶するフリップフロップ
回路等を複数個組合せたハードロジックによりディスク
リート回路を構成したり、マイクロプロセッサの管理の
下で、入出力ポートに接続してソフトウエアにより処理
しているのが一般的である。 〔発明が解決しようとする問題点〕 しかしながら、マイクロプロセッサを使用したソフト
ウエアでの処理には、マイクロプロセッサ固有の処理ス
ピードに限界があるため、その限界に近づくにつれて、
ハードロジックで前処理を行う必要が発生し、さらに限
界を越えるような高速性（10μsec以下の応答性）を要
求される分野に適用できなくなるといった問題が発生す
る。 一方、ハードウエアロジックで上記のような制御回路
を構成する場合には、処理スピード面では高速なものが
構成可能であるが、入出力条件が少し複雑になると、ゲ
ート回路，フリップフロップ回路等の配線が複雑とな
り、回路構成が非常に大規模となってしまうハード的な
問題点もあった。 この発明は、上記の問題点を解消するためになされた
もので、メモリのデータの出力を直接自身のアドレスに
帰還接続することにより、他の補助的な手段を介在させ
ることなく、メモリ内でデータ処理の遷移状態を示す制
御データを出力させることができるデータ処理装置を提
供することを目的とする。 〔課題を解決するための手段〕 この発明に係るデータ処理装置は、所定の入出力機器
からの信号をデータ処理するデータ処理部を有するデー
タ処理装置であって、所定数ｎ（正の整数）のデータ出
力ラインと所定数ｍ（正の整数）のアドレス入力ライン
とを備え、かつ前記データ出力ライン中の任意数１（正
の整数）のデータ出力ラインを前記アドレス入力ライン
側に帰還接続し、前記所定の入出力機器からの信号と前
記任意数のデータ出力ラインとで設定されるアドレス入
力に基づいて記憶されている所定の制御データを前記任
意数のデータ出力ラインを除くデータ出力ライン（ｎ−
１）から前記データ処理部に出力可能な記憶媒体を設け
たものである。 〔作用〕 この発明においては、所定の入出力機器からの信号と
データ出力ライン中の任意数１（正の整数）のデータ出
力ラインを前記アドレス入力ライン側に帰還接続された
前記任意数のデータ出力ラインとで設定されるアドレス
入力に基づいて記憶されている所定の制御データを前記
任意数のデータ出力ラインを除くデータ出力ライン（ｎ
−１）から前記データ処理部に出力して、他の補助的な
手段を介在させることなく、メモリ内でデータ処理の遷
移状態を示す制御データを出力させることを可能とす
る。 〔実施例〕 第１図はこの発明の一実施例を示すデータ処理装置の
一例を説明する構成図であり、例えばマイクロフィルム
検索処理装置の制御回路として機能する場合を示してあ
る。 この図において、１はマーク検知器で、例えば後述す
るランプから照射された光のフィルム透過光を４つの受
光素子S1〜S4で検知し、フィルムＦ（後述する）の各コ
マの側辺に設けられる計数マークｍ（マークｍ₁〜ｍ₃か
ら構成される）に関する検知信号を波形整形回路２に出
力する。波形整形回路２は、マーク検出器１から出力さ
れた検知信号３を２値化した、例えば４ビットの検知デ
ータｓ₁〜ｓ₄を後段のラッチ４のＤ₁に出力する。ラッ
チ４のＱ₁出力（４ビット）５はこの発明の記憶媒体と
なる記憶素子６のアドレスポートＡ₁に入力される。ラ
ッチ４はクロック入力端子に入力されるCPUクロック10
に同期して入力データのラッチ出力を行う。 記憶素子６は、アドレスポート（アドレス入力ライ
ン）Ａ₁〜Ａ₃とデータ出力ラインとなる出力ポートＤ₁,
D₂から構成され（詳細は後述する）、出力ポートＤ₂の
３ビットがラッチ４のＤ₂,Q₂を介して記憶素子６のアド
レスポートＡ₂にフィードバックするデータ出力ライン
7,8から帰還回路が構成されている。記憶素子６のアド
レスポートＡ₃には、入出力ポート12の出力ポートOUTか
らCPU14から指示された４ビットの計数モード信号９が
入力され、例えば4Kバイトの記憶容量を有する記憶素子
６の任意の256バイトのエリアを指定する。 なお、記憶素子６には、アドレス入力ラインA5〜A7
（後述する）に指示されるアドレスに、所望とする状態
信号となるコード信号（この実施例ではフィルムＦの計
数モード信号）があらかじめ記憶されており、この状態
信号がデータ出力ラインD0〜D3からCPU14に送出され
る。 11は前記記憶素子６の出力ポートＤ₁から出力される
状態信号で、入出力ポート12の入力端子INに送出され
る。13はバスラインで、入力端子INに送出されてくる状
態信号（例えば５ビット）をCPU14に報知するととも
に、CPU14がROM15,RAM16に格納されたプログラムおよび
データに基づいて処理した制御指令を入出力ポート12に
出力する。 なお、ラッチ４には、CPU14を駆動するCPUクロック10
が供給されており、記憶素子６のアドレス入力ポートＡ
₁,A₂が変化した場合に、３本のデータ出力ラインの出力
値が確定するまで、アドレス入力ラインA5〜A7（後述す
る）に帰還するのを禁止している。従って、CPUクロッ
ク10に限らず、記憶素子６のアクセス時間を確保できる
周期のものであれば、他の信号源から供給されるクロッ
クを利用できる。 第２図は、第１図に示したマーク検知器１の読み取り
処理を説明する斜視図であり、第１図と同一のものには
同じ符号を付してある。 この図において、21はフィルム供給カートリッジで、
情報記録媒体としてのマイクロフィルムＦをロール状に
収容する。フィルム供給カートリッジ（カートリッジ）
21内のフィルムＦはモータM1の駆動により巻き戻され
る。なお、モータ（スプールモータ）M1はブレーキソレ
ノイドSOL1がモータM1の軸固定した制動板22を吸引した
場合に、停止する構成となっている。 23,24はフィルムガイドローラで、フィルムＦを平面
搬送するためフィルム供給カートリッジ21から搬送され
るフィルムＦに一定の張力を加える。25は巻取軸で、こ
の巻取軸25に固着された巻取リールにモータM2の回転力
を伝達する。26は制動板で、ブレーキソレノイドSOL2が
作動した場合に吸引され、モータM2の駆動を停止させ
る。なお、フィルム供給カートリッジ21と巻取リール27
との間のフィルム給送通路に沿ってフィルムＦを案内す
る、図示しないガイド板が設けられている。 28は投影用レンズで、ランプ30によって照明されたフ
ィルムＦの画像をスクリーン（図示しない）に拡大投影
する。29はコンデンサレンズ、30はランプで、コンデン
サレンズ29を介してフィルムＦに均一な光を透過させ
る。 ここで、マーク読取り動作について説明する。 マーク検知器１は複数の光電変換素子（受光素子S1〜
S4）を有し、フィルムＦが給送されたとき、ランプ30か
ら光線が計数マークｍによって断続されることにより、
マーク検出信号ｓ₁〜ｓ₄を発し、このマーク検出信号ｓ
₁〜ｓ₄は検索装置の計数器で計数されることとなる。 次に第３図を参照しながら第１図の動作について説明
する。 第３図は、第１図に示したデータ処理装置の詳細回路
ブロック図であり、第１図と同一のものには同じ符号を
付してある。 この図から分かるように、ラッチ４は入力ラインD0〜
D7と出力ラインQ1〜Q7から構成され、特に入力ラインD4
がアースされている。 また、記憶素子６はアドレス入力ラインA0〜A11とデ
ータ出力ラインD0〜D7から構成され、データ出力ライン
D0〜D7中の３ライン、例えばデータ出力ラインD5〜D7が
ラッチ４の入力ラインD5〜D7および出力ラインQ5〜Q7を
介して記憶素子６のアドレス入力ラインA5〜A7に接続さ
れるフィードバックラインを形成され、２³（指数３は
出力ラインQ5〜Q7のライン数に対応する）の状態を推移
させることが可能となっている。 さらに、記憶素子６のデータ出力ラインD0〜D3から
は、ページ信号Page（アクティブロー），ファイル信号
File,バッチ信号Batch,エラー信号Errが出力され、出力
されたページ信号Page（アクティブロー），ファイル信
号File,バッチ信号Batch,エラー信号Errをこの順に入出
力ポート12の入力端子i0〜i3にそれぞれ出力する。 一方、入出力ポート12の出力端子O4〜O7からはCPU14
から出力される計数モード信号９が記憶素子６のアドレ
ス入力ラインA8〜A11に出力される。これにより、記憶
素子６のアドレスブロックのバンク切換えが実行され、
上記計数モードを設定する。 次に第４図〜第７図を参照しながらこの発明に基づく
フィルムＦのマーク計数処理について説明する。 第４図はこの発明に適用される計数マークの一例を説
明する平面図であり、第２図と同一のものには同じ符号
を付してある。 この図から分かるように、フィルムＦはベースフィル
ムF1とコマ画像F2から構成され、ベースフィルムF1の側
端にマークｍ₁〜ｍ₃が記録されている。 第５図は、第４図に示したマークｍ₁〜ｍ₃と第１図に
示したマーク検知器１との信号出力種別を説明する模式
図であり、例えばマーク検知器１の受光素子S2がオフ
で、受光素子S1がオンの状態の場合にページ信号Pageが
有効（Page＝S1・S2）となり、マーク検知器１の受光素
子S2,S3がオフで、受光素子S1がオンの状態の場合にフ
ァイル信号Fileが有効（File＝S1・S2・S3）となり、マ
ーク検知器１の受光素子S2,S3,S4がオフで、受光素子S1
がオンの状態の場合にバッチ信号Batchが有効（File＝S
1・S2・S3・S4）となる。 なお、ページ信号Pageは、フィルムＦをページ検索す
る場合に必要となる情報で、ファイル信号Fileは、フィ
ルムＦをファイル検索する場合に必要となる情報で、バ
ッチ信号BatchはフィルムＦをバッチ検索する場合に必
要となる情報である。 記憶素子６のチップセレクトCSがCPU14から出力され
るリセット信号によりローレベルとなると、記憶素子６
は初期化される。 次いで、CPU14が入出力ポート12の出力端子O4〜O7か
ら計数モード信号９がアドレス入力ラインA8〜A11（全
て「０」）に送出されると、検索モード０に従う任意の
256バイトエリアを記憶素子６に指定する。これによ
り、検索モード０が指定される。 なお、検索モード０とは、上記マークｍ₁〜ｍ₃に対応
してフィルムＦのコマ画像F2を検索するモードである。
また、特にページ信号Pageに基づく検索処理において、
マークｍ₁が検出される必要があるが、フィルムＦの給
送方向反転処理等により、フィルムＦが振動して誤計測
が発生しないように、上記の各信号条件が有効に成立し
た場合に限って計測したものとみなしている。 まず、リセット状態では、記憶素子６のすべてのデー
タ出力ラインD0〜D7には、すべてHIGHレベル（内容
「１」）が、すなわち＄FF（＄はヘキサ値を示す）が出
力される。ここで、３本のデータ出力ラインD5〜D7は、
ラッチ４を介してアドレス入力ラインA5〜A7に接続され
ており、このときマーク検知器１を構成する受光素子S1
〜S4の出力もすべて「１」であるので、記憶素子６のア
ドレス＄EFの内容として、＄FFを書き込んでおけば、記
憶素子６は、この状態を保持することとなる。 フィルムＦの検索が開始された後も、フィルムＦのベ
ースフィルムF1上にあり、各受光素子S1〜S4からの信号
が全て「１」を保持している間は、記憶素子６はこの状
態を保持し続ける。 次に、フィルムＦが順方向（第４図に示す矢印方向）
に給送されている場合（マークｍが受光素子S4側から先
に検知される）に、マークｍ₁が検知された場合の状態
信号送出処理について以下説明する。 フィルム給送中に、マークｍ₁が受光素子S3上に到達
し、受光素子S3からの信号がオフ（内容「０」）に変化
すると、記憶素子６へのアドレス指定が＄EBに変化す
る。ここで、アドレス＄EBの内容として状態信号＄5Fを
あらかじめ書き込んでおくと、３本のデータ出力ライン
D5〜D7は、D5＝0,D6＝1,D7＝０に変化するため、フィー
ドバックラインを介して記憶素子６のアドレス入力ライ
ンA0〜A7は＄4Eに変化させることとなる。 従って、アドレス＄4Eの内容として状態信号＄5Fを書
き込んでおけば、記憶素子６は、この状態を保持するこ
ととなる（第６図に示す順方向計数準備モード）。 次にマークｍ₁は右方向に移動し、受光素子S3から外
れて、受光素子S3からの信号が「１」に変化し、記憶素
子６のアドレス指定（アドレス入力ラインA0〜A7）は＄
4Fに変化するが、この内容にも状態信号＄5Fを書き込ん
でおけば、この状態を引き続き保持することができる
（第６図に示す順方向形成順次モード）。 次にマークｍ₁はさらに右方向に移動し、受光素子S2
上に到達し、受光素子S2からの信号が「０」に変化する
と、記憶素子６へのアドレス指定（アドレス入力ライン
A0〜A7）が＄4Dに変化するので、その内容として状態信
号＄DEを書き込んでおくと、３本のデータ出力ラインD5
〜D7は、D5＝0,D6＝1,D7＝１に変化するため、その結果
記憶素子６のアドレス指定（アドレス入力ラインA0〜A
7）は、＄CDに変化することとなる。 従って、アドレス＄CDの内容として、状態信号＄DEを
書き込んでおけば、記憶素子６はこの状態を保持するこ
ととなる。これと同時に記憶素子６はデータ出力ライン
D0が「０」として、入出力ポート12へのページ信号Page
を有効とする（第６図に示すページマーク上保持モー
ド）。 次いで、マークｍ₁が右方向へ移動し、受光素子S2か
ら外れて、受光素子S1上に到達して受光素子S2,S1の出
力が「１」，「０」に変化すると、記憶素子６へのアド
レス指定（アドレス入力ラインA0〜A7）が＄CEに変化す
る。 従って、アドレス＄CEの内容として、状態信号＄3Eを
書き込んでおくと、３本のデータ出力ラインD5〜D7は、
D5＝1,D6＝0,D7＝０に変化するため、その結果記憶素子
６のアドレス指定（アドレス入力ラインA0〜A7）は、＄
2Eに変化することとなる。 従って、アドレス＄2Eの内容として、＄3Eを書き込ん
でおけば、記憶素子６はこの状態を保持することとなる
（第６図に示すページマーク計数終了準備モード）。 次いで、マークｍ₁が右方向へ移動し、受光素子S2か
ら外れて、受光素子S1上に到達して受光素子S2,S1の出
力が「１」，「０」に変化すると、記憶素子６へのアド
レス指定（アドレス入力ラインA0〜A7）が＄CEに変化す
る。 従って、アドレス＄CEの内容として、状態信号＄3Eを
書き込んでおくと、３本のデータ出力ラインD5〜D7は、
D5＝1,D6＝0,D7＝０に変化するため、その結果記憶素子
６のアドレス指定（アドレス入力ラインA0〜A7）は、＄
2Eに変化することとなる。 従って、アドレス＄2Eの内容として、＄3Eを書き込ん
でおけば、記憶素子６はこの状態を保持することとなる
（第６図に示すページマーク計数終了準備モード）。 次にマークｍ₁はさらに右方向に移動し、受光素子S1
から外れ、受光素子S1の出力が「１」に変化すると、記
憶素子６へのアドレス指定は、＄2Fに変化することとな
る。 従って、アドレス＄2Fの内容に状態信号＄FFを書き込
んでおくことにより、３本のデータ出力ラインD5〜D7
は、D5＝1,D6＝1,D7＝１に変化して計数処理を終了し、
初期状態（第６図に示すフィルムベースモード）に戻
り、同時にデータ出力ラインD0が「１」となりページ信
号Pageを無効とする。 このようにして、記憶素子６の256バイトの内容を32
バイトの８個のブロックに分割し、５本のアドレス入力
ラインA0〜A4のすべての組合せに対して、データ出力ラ
インD0〜D7に所定のデータパターン（状態信号，コード
信号等）をあらかじめ書き換え可能に記憶させることに
より、CPU14からの記憶素子６に対して直接アドレス信
号を送出することなく、記憶素子６がCPU14の能動素子
として計数処理を制御することができる。これは、記憶
素子６があたかもCPU14の処理を代行するかのように機
能し、CPU14の処理能力低下を未然に防止し、ハードウ
エアにおける状態信号保持回路を大幅に簡便できるとと
もに、状態信号の変更に即応できる。 なお、上記実施例においては、記憶素子６を１個使用
して状態信号送出を実行する場合について説明したが、
記憶素子６の個数を増加させて、処理するデータ本数を
増加させるとともに、データ線をカスケード接続するこ
とにより、より複雑なデータ送出処理を簡便、かつ高速
に処理できる。 また、上記実施例においては、記憶素子６に対して、
状態信号をあらかじめ記憶させて所望の状態信号を出力
する場合について説明したが、記憶素子６としてRAMを
使用し、データおよびアドレスラインにセレクタを設
け、一方にマイクロプロセッサのバスラインを接続する
構成とすることにより、マイクロプロセッサ側よりRAM
内の制御コードを書き換えることができ、より柔軟で高
度な制御システムを構築できる。 第７図はこの発明によるマーク計数処理手順の一例を
説明するフローチャートである。なお、（１）〜（10）
は各ステップを示す。 CPU14は検索モードを「０」に設定する（１）。この
とき、入出力ポート12の出力端子O4〜O7からオール
「０」を出力する。 次いで、マーク検索を開始し（２）、検出したマーク
がページマークか、すなわちページ信号Pageが有効（内
容が「０」）となるのを待機し（３）、ページ信号Page
が有効となったら、フィルムマークを検出したかどう
か、すなわちファイル信号Fileが有効（内容「０」）か
どうかを判断し（４）、YESならばバッチマークを検出
したかどうか、すなわちバッチ信号Batchが有効（内容
「０」）かどうかを判断し（５）、YESならばバッチ計
数を「１」インクリメントし（６）、目的のコマである
かどうかを判断し（７）、NOならばステップ（３）に戻
り、YESならばフィルムＦの給送を停止し（８）、処理
を終了する。 一方、ステップ（４）の判定で、NOの場合は、ページ
計数を「１」インクリメントし（９）、ステップ（７）
に戻り、ステップ（５）の判断で、NOの場合はフィルム
計数を「１」インクリメントし（10）、ステップ（７）
に戻る。 上記実施例によれば、ライン入力数がｍ（正の整数）
のアドレス入力ラインと、ライン出力数がｎ（正の整
数）のデータ出力ラインとを有し、このデータ出力ライ
ン中のｌ（正の整数）のデータ出力ラインとアドレス入
力ラインの任意のアドレス入力ラインｌ（正の整数）と
を接続したフィードバックループを形成した所定の記憶
媒体をコントローラと入出力機器間に介在せしめたの
で、単一の記憶媒体で多種の状態信号を高速に出力で
き、従来のようなハード素子により構成される制御回路
に比べて大幅に回路構成を簡素化できる。また、制御手
順や状態信号をあらかじめ任意のエリアに変更可能にデ
ータパターンとした書き込むことができ、同一の回路構
成で、目的用途に応じた異なる信号を出力でき、設計変
更や他の信号処理系により柔軟に即応でき、回路コスト
を大幅に削減できる等の優れた効果を奏する。 〔発明の効果〕 以上説明したように、この発明によれば、所定の入出
力機器からの信号とデータ出力ライン中の任意数１（正
の整数）のデータ出力ラインを前記アドレス入力ライン
側に帰還接続された前記任意数のデータ出力ラインとで
設定されるアドレス入力に基づいて記憶されている所定
の制御データを前記任意数のデータ出力ラインを除くデ
ータ出力ライン（ｎ−１）から前記データ処理部に出力
するので、他の補助的な手段を介在させることなく、メ
モリ内でデータ処理の遷移状態を示す制御データを出力
させることができるという効果を奏する。

【図面の簡単な説明】 第１図はこの発明のステップを示すデータ処理装置の一
例を説明する構成図、第２図は、第１図に示したマーク
検知器の読み取り処理を説明する斜視図、第３図は、第
１図に示したデータ処理装置の詳細回路ブロック図、第
４図はこの発明に適用される計数マークの一例を説明す
る平面図、第５図は、第４図に示したマークと第１図に
示したマーク検知器との信号出力種別を説明する模式
図、第６図はこの発明による計数モード推移を説明する
状態推移図、第７図はこの発明によるマーク計数処理手
順の一例を説明するフローチャートである。 図中、１はマーク検知器、２は波形整形回路、４はラッ
チ、６は記憶素子、12は入出力ポート、14はCPU、15はR
OM、16はRAMである。

Claims (1)

1. (57)【特許請求の範囲】 １．所定の入出力機器からの信号をデータ処理するデー
   タ処理部を有するデータ処理装置であって、 所定数ｎ（正の整数）のデータ出力ラインと所定数ｍ
   （正の整数）のアドレス入力ラインとを備え、かつ前記
   データ出力ライン中の任意数１（正の整数）のデータ出
   力ラインを前記アドレス入力ライン側に帰還接続し、前
   記所定の入出力機器からの信号と前記任意数のデータ出
   力ラインとで設定されるアドレス入力に基づいて記憶さ
   れている所定の制御データを前記任意数のデータ出力ラ
   インを除くデータ出力ライン（ｎ−１）から前記データ
   処理部に出力可能な記憶媒体を設けたことを特徴とする
   データ処理装置。 ２．前記記憶媒体は、アドレス入力ラインｍ−１に入力
   されるアドレス情報に基づいてアドレス入力ライン１に
   対して２¹個の制御データ出力可能とすることを特徴と
   する特許請求の範囲第（１）記載のデータ処理装置。 ３．前記記憶媒体は、前記制御データを書き換え可能に
   記憶することを特徴とする特許請求の範囲第（１）また
   は（２）記載のデータ処理装置。