JP2728571B2 - プラズマディスプレイパネルの駆動波形発生回路 - Google Patents
プラズマディスプレイパネルの駆動波形発生回路Info
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Description
【０００１】
【産業上の利用分野】本発明はＡＣ型プラズマディスプ
レイパネル装置に係り、特にＡＣ型プラズマディスプレ
イパネルの駆動制御用波形発生回路に関する。近年のコ
ンピュータシステムの小スペース化に伴い、各種の平面
表示装置が提供されている。また、コンピュータシステ
ムの高機能化に伴い、大表示容量で且つカラーソフトが
可能なように多段階表示可能な表示装置が要求されてい
る。
レイパネル装置に係り、特にＡＣ型プラズマディスプレ
イパネルの駆動制御用波形発生回路に関する。近年のコ
ンピュータシステムの小スペース化に伴い、各種の平面
表示装置が提供されている。また、コンピュータシステ
ムの高機能化に伴い、大表示容量で且つカラーソフトが
可能なように多段階表示可能な表示装置が要求されてい
る。
【０００２】
【従来の技術】従来の中容量ＡＣ型プラズマディスプレ
イパネル（以下、ＰＤＰと略記する）（例えば６４０×
４８０）の階調駆動法として、多重アドレス法が提案さ
れ用いられてきた。この駆動法は、走査ライン毎に書き
込み動作が入るため、走査周波数が低く書き込みに時間
がかかり多くのフィールド数が取れないため、大容量Ｐ
ＤＰ（例えば１２８０×１０２４）においては多階調表
示が困難であった。
イパネル（以下、ＰＤＰと略記する）（例えば６４０×
４８０）の階調駆動法として、多重アドレス法が提案さ
れ用いられてきた。この駆動法は、走査ライン毎に書き
込み動作が入るため、走査周波数が低く書き込みに時間
がかかり多くのフィールド数が取れないため、大容量Ｐ
ＤＰ（例えば１２８０×１０２４）においては多階調表
示が困難であった。
【０００３】そこで走査周波数の高いアドレス法、即
ち、一括書き込み法が提案されている。この従来のＰＤ
Ｐの駆動波形発生回路を図７から図９に基づいて説明す
る。図７はプラズマディスプレイ装置の全体構成図を、
図８は制御回路のブロック図を、図９は従来のＰＤＰの
駆動波形発生回路の回路図を、示したものである。図７
において、プラズマディスプレイ装置は、ＰＤＰ１１
と、ＰＤＰ１１の行を駆動する行側ドライバ回路１２
と、ＰＤＰ１１の列を駆動する列側ドライバ回路１３
と、行側ドライバ回路１２及び列側ドライバ回路１３に
対してそれぞれ電圧ＶＳＹ及びＶＳＸを供給する電源回
路５２と、行側ドライバ回路１２及び列側ドライバ回路
１３に対して表示データ及びドライバ制御信号を、電源
回路５２に対して制御信号Ｗを与える制御回路５１から
構成されている。
ち、一括書き込み法が提案されている。この従来のＰＤ
Ｐの駆動波形発生回路を図７から図９に基づいて説明す
る。図７はプラズマディスプレイ装置の全体構成図を、
図８は制御回路のブロック図を、図９は従来のＰＤＰの
駆動波形発生回路の回路図を、示したものである。図７
において、プラズマディスプレイ装置は、ＰＤＰ１１
と、ＰＤＰ１１の行を駆動する行側ドライバ回路１２
と、ＰＤＰ１１の列を駆動する列側ドライバ回路１３
と、行側ドライバ回路１２及び列側ドライバ回路１３に
対してそれぞれ電圧ＶＳＹ及びＶＳＸを供給する電源回
路５２と、行側ドライバ回路１２及び列側ドライバ回路
１３に対して表示データ及びドライバ制御信号を、電源
回路５２に対して制御信号Ｗを与える制御回路５１から
構成されている。
【０００４】制御回路５１は、フレームメモリ６１と、
フレームメモリ書き込みアドレス発生回路６２と、フレ
ームメモリ読み出しアドレス発生回路６３と、ＰＤＰ駆
動波形発生回路６５と、パルスジェネレータ６４とから
構成されている。従来の一括書き込み法によるＰＤＰの
駆動波形発生回路の回路構成は図９に示すようなものと
なっており、駆動制御信号用波形ＲＯＭＲのプログラム
が１フレームで構成されて、ドライバ制御信号ＹＳＵ
Ｓ、ＸＳＵＳ、及びＳＴＢを行側ドライバ回路１２及び
列側ドライバ回路１３に出力し、制御信号ＤＴＴをフレ
ームメモリ読み出しアドレス発生回路６３に出力し、制
御信号Ｗを電源回路５２に出力する。
フレームメモリ書き込みアドレス発生回路６２と、フレ
ームメモリ読み出しアドレス発生回路６３と、ＰＤＰ駆
動波形発生回路６５と、パルスジェネレータ６４とから
構成されている。従来の一括書き込み法によるＰＤＰの
駆動波形発生回路の回路構成は図９に示すようなものと
なっており、駆動制御信号用波形ＲＯＭＲのプログラム
が１フレームで構成されて、ドライバ制御信号ＹＳＵ
Ｓ、ＸＳＵＳ、及びＳＴＢを行側ドライバ回路１２及び
列側ドライバ回路１３に出力し、制御信号ＤＴＴをフレ
ームメモリ読み出しアドレス発生回路６３に出力し、制
御信号Ｗを電源回路５２に出力する。
【０００５】つまり、行側ドライバ回路１２及び列側ド
ライバ回路１３は、それぞれ電圧ＶＳＹ及びＶＳＸを基
に、ドライバ制御信号の制御によって、駆動電圧を生成
してＰＤＰ１１を階調駆動する。この駆動電圧波形を図
に示してＰＤＰ１１の階調表示方法を１６階調を例にし
て説明する。図１０は従来のＰＤＰ１１の駆動方法を用
いて階調表示駆動を行なう場合の表示シーケンスを示
し、図１１は駆動波形（タイムチャート）を示す。
ライバ回路１３は、それぞれ電圧ＶＳＹ及びＶＳＸを基
に、ドライバ制御信号の制御によって、駆動電圧を生成
してＰＤＰ１１を階調駆動する。この駆動電圧波形を図
に示してＰＤＰ１１の階調表示方法を１６階調を例にし
て説明する。図１０は従来のＰＤＰ１１の駆動方法を用
いて階調表示駆動を行なう場合の表示シーケンスを示
し、図１１は駆動波形（タイムチャート）を示す。
【０００６】ＰＤＰ１１の発光輝度はサスティン周波数
に比例するので、１フレームを第１フィールドから第４
フィールドまでの４枚の発光輝度に重み付けをしたサブ
フィールドに分解する。ここでの重み付けは第１フィー
ルドＮ１＝１、第２フィールドＮ２＝２、第３フィール
ドＮ３＝４、第４フィールドＮ４＝８である。これらの
組み合わせにより、１６段階の輝度が実現される。各サ
ブフィールドの表示（駆動）シーケンスは、先ずＰＤＰ
１１全部のセルを行側ドライバ回路１２より書き込みパ
ルスを印加して書き込み、順次ラインを走査して列側ド
ライバ回路１３より選択された（つまり、消去パルスＥ
ｉが出力されている）走査ラインをオンにするか、また
はオフにするか選択するためのキャンセルパルスが出力
される。この時、キャンセルパルスＣｉが出力されると
セルはＯＮとなり、出力されないとセルはＯＦＦとな
る。走査終了後、サスティン期間に入り設定された回数
だけサスティンパルスが印加される。以上の動作をサブ
フィールドの分割数分行なう。
に比例するので、１フレームを第１フィールドから第４
フィールドまでの４枚の発光輝度に重み付けをしたサブ
フィールドに分解する。ここでの重み付けは第１フィー
ルドＮ１＝１、第２フィールドＮ２＝２、第３フィール
ドＮ３＝４、第４フィールドＮ４＝８である。これらの
組み合わせにより、１６段階の輝度が実現される。各サ
ブフィールドの表示（駆動）シーケンスは、先ずＰＤＰ
１１全部のセルを行側ドライバ回路１２より書き込みパ
ルスを印加して書き込み、順次ラインを走査して列側ド
ライバ回路１３より選択された（つまり、消去パルスＥ
ｉが出力されている）走査ラインをオンにするか、また
はオフにするか選択するためのキャンセルパルスが出力
される。この時、キャンセルパルスＣｉが出力されると
セルはＯＮとなり、出力されないとセルはＯＦＦとな
る。走査終了後、サスティン期間に入り設定された回数
だけサスティンパルスが印加される。以上の動作をサブ
フィールドの分割数分行なう。
【０００７】
【発明が解決しようとする課題】従って、例えば１フレ
ーム１６．７ｍｓで、アドレス周波数３ＭＨｚの場合、
波形ＲＯＭを単純に１フレームで構成すると、プログラ
ムの容量は４９ｋＢ必要となる。更に、輝度切り換えを
Ｎ段設けるとすると、波形ＲＯＭの容量は４９×ＮｋＢ
必要となり、コスト高になると共に、波形プログラムの
設計に時間がかかり、またプログラム作成ミスも増え作
業性が悪いという問題があった。
ーム１６．７ｍｓで、アドレス周波数３ＭＨｚの場合、
波形ＲＯＭを単純に１フレームで構成すると、プログラ
ムの容量は４９ｋＢ必要となる。更に、輝度切り換えを
Ｎ段設けるとすると、波形ＲＯＭの容量は４９×ＮｋＢ
必要となり、コスト高になると共に、波形プログラムの
設計に時間がかかり、またプログラム作成ミスも増え作
業性が悪いという問題があった。
【０００８】本発明は、高速でしかも少ない波形ＲＯＭ
のプログラム容量で実現されるＡＣ型プラズマディスプ
レイパネルの駆動波形発生回路を提供することを目的と
する。
のプログラム容量で実現されるＡＣ型プラズマディスプ
レイパネルの駆動波形発生回路を提供することを目的と
する。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、図１に示す如く、駆動対象となるＡＣ型
プラズマディスプレイパネル１１の行を駆動する行側ド
ライバ回路１２と、前記ＡＣ型プラズマディスプレイパ
ネル１１の列を駆動する列側ドライバ回路１３とを具備
するＡＣ型プラズマディスプレイパネルの駆動波形発生
回路であって、前記行側ドライバ回路１２及び列側ドラ
イバ回路１３に対するドライバ制御信号を、１フレーム
内の複数個のフィールドにおける書き込みパルス印加期
間とアドレス期間及びサスティン期間の繰り返しサイク
ルの最小単位について、波形データのプログラムとして
保持する波形ＲＯＭ１５と、前記フィールド数、並びに
前記書き込みパルス印加期間とアドレス期間及びサステ
ィン期間の繰り返しサイクル毎の該繰り返し数を計数し
て該繰り返しサイクルの最小単位に応じた波形データの
プログラムを前記波形ＲＯＭ１５より出力させる波形Ｒ
ＯＭ制御手段１６とを有して構成する。
に、本発明は、図１に示す如く、駆動対象となるＡＣ型
プラズマディスプレイパネル１１の行を駆動する行側ド
ライバ回路１２と、前記ＡＣ型プラズマディスプレイパ
ネル１１の列を駆動する列側ドライバ回路１３とを具備
するＡＣ型プラズマディスプレイパネルの駆動波形発生
回路であって、前記行側ドライバ回路１２及び列側ドラ
イバ回路１３に対するドライバ制御信号を、１フレーム
内の複数個のフィールドにおける書き込みパルス印加期
間とアドレス期間及びサスティン期間の繰り返しサイク
ルの最小単位について、波形データのプログラムとして
保持する波形ＲＯＭ１５と、前記フィールド数、並びに
前記書き込みパルス印加期間とアドレス期間及びサステ
ィン期間の繰り返しサイクル毎の該繰り返し数を計数し
て該繰り返しサイクルの最小単位に応じた波形データの
プログラムを前記波形ＲＯＭ１５より出力させる波形Ｒ
ＯＭ制御手段１６とを有して構成する。
【００１０】
【作用】本発明では、図１の如く、波形ＲＯＭ１５に、
行側ドライバ回路１２及び列側ドライバ回路１３に対す
るドライバ制御信号を、１フレーム内の複数個のフィー
ルドにおける書き込みパルス印加期間とアドレス期間及
びサスティン期間の繰り返しサイクルの最小単位につい
て、波形データのプログラムとして保持し、波形ＲＯＭ
制御手段１６によって、前記フィールド数、並びに前記
書き込みパルス印加期間とアドレス期間及びサスティン
期間の繰り返しサイクル毎の該繰り返し数を計数して該
繰り返しサイクルの最小単位に応じたプログラムを前記
波形ＲＯＭ１５より出力させるようにしている。
行側ドライバ回路１２及び列側ドライバ回路１３に対す
るドライバ制御信号を、１フレーム内の複数個のフィー
ルドにおける書き込みパルス印加期間とアドレス期間及
びサスティン期間の繰り返しサイクルの最小単位につい
て、波形データのプログラムとして保持し、波形ＲＯＭ
制御手段１６によって、前記フィールド数、並びに前記
書き込みパルス印加期間とアドレス期間及びサスティン
期間の繰り返しサイクル毎の該繰り返し数を計数して該
繰り返しサイクルの最小単位に応じたプログラムを前記
波形ＲＯＭ１５より出力させるようにしている。
【００１１】従って、高速でしかも少ない波形ＲＯＭの
プログラム容量で実現できる。
プログラム容量で実現できる。
【００１２】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。図２に本発明の実施例を示す。この図２はＡ
Ｃ型プラズマディスプレイパネル（ＰＤＰ）の駆動波形
発生回路の回路構成図を示したものである。図２におい
て、ＰＤＰ駆動波形発生回路は、ドライバ制御信号を、
１フレーム内の複数個のフィールドにおける書き込みパ
ルス印加期間とアドレス期間及びサスティン期間の繰り
返しサイクルの最小単位について、波形データのプログ
ラムとして保持する波形ＲＯＭＤと、その出力をラッチ
するラッチレジスタＥと、１フレーム内のサブフィール
ド数を計数するフィールドカウンタＯと、予め走査ライ
ン数が設定されるＤＩＰスイッチ等のバイナリコードス
イッチＫと、アドレス期間の走査ライン数を計数するラ
インカウンタＩと、バイナリコードスイッチＫとライン
カウンタＩの値を比較して等しい時に信号ＥＱ１をイネ
ーブルとして出力するディジタルコンパレータＪと、フ
ィールドカウンタＯの出力と信号ＢＣをデコードして該
サブフィールドにおけるサスティン数の設定値を出力す
るデコーダＮと、サスティンパルス数を計数するサステ
ィンカウンタＬと、サスティン数の設定値とサスティン
カウンタＬの出力を比較して等しい時に信号ＥＱ２をイ
ネーブルとして出力するディジタルコンパレータＭと、
ＰＤＰの駆動波形発生回路内の各部分を制御する制御信
号（ｒｅｓｅｔＲ、ＬＣＥＮＲ、ＳＣＥＮＲ、ｌｏａｄ
Ｒ、ｌａｔｃｈＲ）を出力する制御用ＲＯＭＧと、その
出力をラッチして制御信号（ｒｅｓｅｔｐ、ＬＣＥＮ、
ＳＣＥＮ、ｌｏａｄｐ、ｌａｔｃｈｐ）を出力するラッ
チレジスタＨと、信号ｌａｔｃｈｐにより制御されて各
サブフィールドにおけるアドレス期間及びサスティン期
間の最初にＲＯＭアドレスカウンタＦの出力をラッチす
る、即ち該繰り返しサイクルの最小単位に応じた波形デ
ータのプログラムの先頭アドレスを保持するアドレスラ
ッチレジスタＣと、波形ＲＯＭＤ及び制御用ＲＯＭＧの
アドレスをカウントして信号ＥＱ１、ＥＱ２、及びｌｏ
ａｄｐが全てディスイネーブルの時にアドレスラッチレ
ジスタＣの内容に値が更新されるＲＯＭアドレスカウン
タＦと、水平同期信号＊Ｖｓｙｎｃから信号＊ＶＣを生
成するＤ−ＦＦＡ及びＢとから構成されている。
説明する。図２に本発明の実施例を示す。この図２はＡ
Ｃ型プラズマディスプレイパネル（ＰＤＰ）の駆動波形
発生回路の回路構成図を示したものである。図２におい
て、ＰＤＰ駆動波形発生回路は、ドライバ制御信号を、
１フレーム内の複数個のフィールドにおける書き込みパ
ルス印加期間とアドレス期間及びサスティン期間の繰り
返しサイクルの最小単位について、波形データのプログ
ラムとして保持する波形ＲＯＭＤと、その出力をラッチ
するラッチレジスタＥと、１フレーム内のサブフィール
ド数を計数するフィールドカウンタＯと、予め走査ライ
ン数が設定されるＤＩＰスイッチ等のバイナリコードス
イッチＫと、アドレス期間の走査ライン数を計数するラ
インカウンタＩと、バイナリコードスイッチＫとライン
カウンタＩの値を比較して等しい時に信号ＥＱ１をイネ
ーブルとして出力するディジタルコンパレータＪと、フ
ィールドカウンタＯの出力と信号ＢＣをデコードして該
サブフィールドにおけるサスティン数の設定値を出力す
るデコーダＮと、サスティンパルス数を計数するサステ
ィンカウンタＬと、サスティン数の設定値とサスティン
カウンタＬの出力を比較して等しい時に信号ＥＱ２をイ
ネーブルとして出力するディジタルコンパレータＭと、
ＰＤＰの駆動波形発生回路内の各部分を制御する制御信
号（ｒｅｓｅｔＲ、ＬＣＥＮＲ、ＳＣＥＮＲ、ｌｏａｄ
Ｒ、ｌａｔｃｈＲ）を出力する制御用ＲＯＭＧと、その
出力をラッチして制御信号（ｒｅｓｅｔｐ、ＬＣＥＮ、
ＳＣＥＮ、ｌｏａｄｐ、ｌａｔｃｈｐ）を出力するラッ
チレジスタＨと、信号ｌａｔｃｈｐにより制御されて各
サブフィールドにおけるアドレス期間及びサスティン期
間の最初にＲＯＭアドレスカウンタＦの出力をラッチす
る、即ち該繰り返しサイクルの最小単位に応じた波形デ
ータのプログラムの先頭アドレスを保持するアドレスラ
ッチレジスタＣと、波形ＲＯＭＤ及び制御用ＲＯＭＧの
アドレスをカウントして信号ＥＱ１、ＥＱ２、及びｌｏ
ａｄｐが全てディスイネーブルの時にアドレスラッチレ
ジスタＣの内容に値が更新されるＲＯＭアドレスカウン
タＦと、水平同期信号＊Ｖｓｙｎｃから信号＊ＶＣを生
成するＤ−ＦＦＡ及びＢとから構成されている。
【００１３】次に、図３から図６に基づいて動作を説明
する。図３は本実施例に係るＰＤＰの駆動波形発生回路
の各信号の１フレーム分のタイムチャートを、図４は各
信号の第１サブフィールドのタイムチャートにおける書
き込みパルス印加期間、アドレス期間、及びサスティン
期間の最初の部分を、図５は図４に引き続いてサスティ
ン期間の残りの部分を示している。また、図６は波形Ｒ
ＯＭＤ及び制御用ＲＯＭＧの各アドレスの内容をタイム
チャート式に表したものである。尚、本実施例はライン
数はＮで、１フレームを第１フィールドから第４フィー
ルドまでの４枚の発光輝度に重み付けをしたサブフィー
ルドに分解した例を扱っている。
する。図３は本実施例に係るＰＤＰの駆動波形発生回路
の各信号の１フレーム分のタイムチャートを、図４は各
信号の第１サブフィールドのタイムチャートにおける書
き込みパルス印加期間、アドレス期間、及びサスティン
期間の最初の部分を、図５は図４に引き続いてサスティ
ン期間の残りの部分を示している。また、図６は波形Ｒ
ＯＭＤ及び制御用ＲＯＭＧの各アドレスの内容をタイム
チャート式に表したものである。尚、本実施例はライン
数はＮで、１フレームを第１フィールドから第４フィー
ルドまでの４枚の発光輝度に重み付けをしたサブフィー
ルドに分解した例を扱っている。
【００１４】先ず初めに、信号＊ＶＣによりフィールド
カウンタＯ並びにＲＯＭアドレスカウンタＦがリセット
されて、ＲＯＭアドレスカウンタＦがカウントアップを
開始する。ＲＯＭアドレスカウンタＦの内容が”００”
から”０Ａ”までは書き込みパルス印加期間で、また”
０Ｂ”から”１１”間ではアドレス期間の最初の部分で
繰り返しの無い期間であるので、波形ＲＯＭＤの該アド
レスの内容がそのまま制御信号として出力される。次に
ＲＯＭアドレスカウンタＦの内容が”１２”以降は、ア
ドレス期間の設定されたライン数（Ｎ）分の繰り返しサ
イクルに入るので、波形ＲＯＭＤのアドレス”１２”か
ら”１８”までの内容がＮ回繰り返し制御信号として出
力される。即ち、繰り返しサイクルに入った時点で、制
御用ＲＯＭＧからの信号ｌａｔｃｈｐにより制御されて
アドレスラッチレジスタＣがＲＯＭアドレスカウンタＦ
の出力（繰り返しサイクルの波形データのプログラムの
先頭アドレス）をラッチし、このラッチされたアドレス
データは、繰り返しサイクルの最終アドレス”１８”の
タイミングで、制御用ＲＯＭＧからの信号ｌｏａｄｐに
よりＲＯＭアドレスカウンタＦにロードされる。この動
作はラインカウンタＩの値がバイナリコードスイッチＫ
の値と一致し、ディジタルコンパレータＪからの出力信
号ＥＱ１により信号ｌｏａｄが禁止されるまで繰り返さ
れる。
カウンタＯ並びにＲＯＭアドレスカウンタＦがリセット
されて、ＲＯＭアドレスカウンタＦがカウントアップを
開始する。ＲＯＭアドレスカウンタＦの内容が”００”
から”０Ａ”までは書き込みパルス印加期間で、また”
０Ｂ”から”１１”間ではアドレス期間の最初の部分で
繰り返しの無い期間であるので、波形ＲＯＭＤの該アド
レスの内容がそのまま制御信号として出力される。次に
ＲＯＭアドレスカウンタＦの内容が”１２”以降は、ア
ドレス期間の設定されたライン数（Ｎ）分の繰り返しサ
イクルに入るので、波形ＲＯＭＤのアドレス”１２”か
ら”１８”までの内容がＮ回繰り返し制御信号として出
力される。即ち、繰り返しサイクルに入った時点で、制
御用ＲＯＭＧからの信号ｌａｔｃｈｐにより制御されて
アドレスラッチレジスタＣがＲＯＭアドレスカウンタＦ
の出力（繰り返しサイクルの波形データのプログラムの
先頭アドレス）をラッチし、このラッチされたアドレス
データは、繰り返しサイクルの最終アドレス”１８”の
タイミングで、制御用ＲＯＭＧからの信号ｌｏａｄｐに
よりＲＯＭアドレスカウンタＦにロードされる。この動
作はラインカウンタＩの値がバイナリコードスイッチＫ
の値と一致し、ディジタルコンパレータＪからの出力信
号ＥＱ１により信号ｌｏａｄが禁止されるまで繰り返さ
れる。
【００１５】アドレス期間の繰り返しサイクルがＮ回行
なわれると信号ｌｏａｄが禁止されて、ＲＯＭアドレス
カウンタＦはアドレス期間から抜け出してサスティン期
間に入る。つまり、ＲＯＭアドレスカウンタＦの内容
が”１９”から”２２”までの間は、サスティン期間の
設定された回数数（図４ではＭ回）分の繰り返しサイク
ルに入るので、波形ＲＯＭＤのアドレス”１９”から”
２２”までの内容がＭ回繰り返し制御信号として出力さ
れる。この動作は上述のアドレス期間の繰り返しサイク
ルと同様の制御による。また、サスティン期間の繰り返
しサイクルがＭ回行なわれると信号ｌｏａｄがディジタ
ルコンパレータＭからの出力信号ＥＱ２により禁止され
て、ＲＯＭアドレスカウンタＦはサスティン期間から抜
け出す。
なわれると信号ｌｏａｄが禁止されて、ＲＯＭアドレス
カウンタＦはアドレス期間から抜け出してサスティン期
間に入る。つまり、ＲＯＭアドレスカウンタＦの内容
が”１９”から”２２”までの間は、サスティン期間の
設定された回数数（図４ではＭ回）分の繰り返しサイク
ルに入るので、波形ＲＯＭＤのアドレス”１９”から”
２２”までの内容がＭ回繰り返し制御信号として出力さ
れる。この動作は上述のアドレス期間の繰り返しサイク
ルと同様の制御による。また、サスティン期間の繰り返
しサイクルがＭ回行なわれると信号ｌｏａｄがディジタ
ルコンパレータＭからの出力信号ＥＱ２により禁止され
て、ＲＯＭアドレスカウンタＦはサスティン期間から抜
け出す。
【００１６】サスティン期間から抜け出すと、ＲＯＭア
ドレスカウンタＦは制御用ＲＯＭＧからの信号ｒｅｓｅ
ｔｐによりリセットされ、フィールドカウンタＯの値が
カウントアップされて、次のサブフィールドに移り、再
び書き込みパルス印加期間からスタートする。このよう
にして第１から第４までの各サブフィールドの期間が終
了すると、次の信号＊ＶＣが入力されて次のフレームに
入る。
ドレスカウンタＦは制御用ＲＯＭＧからの信号ｒｅｓｅ
ｔｐによりリセットされ、フィールドカウンタＯの値が
カウントアップされて、次のサブフィールドに移り、再
び書き込みパルス印加期間からスタートする。このよう
にして第１から第４までの各サブフィールドの期間が終
了すると、次の信号＊ＶＣが入力されて次のフレームに
入る。
【００１７】従来、１フレーム１６．７ｍｓで、アドレ
ス周波数３ＭＨｚの場合、波形ＲＯＭを単純に１フレー
ムで構成すると、駆動波形のプログラムの容量は４９ｋ
Ｂ必要であったのに対し、本実施例によれば、各繰り返
しサイクルの最小単位だけプログラムすればよいので、
波形ＲＯＭの容量が約２００分の１（０．２５ｋＢ）で
済む事になる。
ス周波数３ＭＨｚの場合、波形ＲＯＭを単純に１フレー
ムで構成すると、駆動波形のプログラムの容量は４９ｋ
Ｂ必要であったのに対し、本実施例によれば、各繰り返
しサイクルの最小単位だけプログラムすればよいので、
波形ＲＯＭの容量が約２００分の１（０．２５ｋＢ）で
済む事になる。
【００１８】
【発明の効果】以上の通り、本発明によれば、１フレー
ム内の複数個のフィールドにおける書き込みパルス印加
期間とアドレス期間及びサスティン期間の繰り返しサイ
クルの最小単位について、波形ＲＯＭに波形データのプ
ログラムとして保持し、波形ＲＯＭ制御手段によって制
御するようにしたことにより、高速でしかも少ない波形
ＲＯＭのプログラム容量で実現され、結果として波形プ
ログラムの設計が容易で作業性の良いプラズマディスプ
レイパネル駆動波形発生回路を提供することができる。
ム内の複数個のフィールドにおける書き込みパルス印加
期間とアドレス期間及びサスティン期間の繰り返しサイ
クルの最小単位について、波形ＲＯＭに波形データのプ
ログラムとして保持し、波形ＲＯＭ制御手段によって制
御するようにしたことにより、高速でしかも少ない波形
ＲＯＭのプログラム容量で実現され、結果として波形プ
ログラムの設計が容易で作業性の良いプラズマディスプ
レイパネル駆動波形発生回路を提供することができる。
【図１】本発明のクレーム対応図である。
【図２】本発明の実施例に係るＰＤＰの駆動波形発生回
路の回路構成図である。
路の回路構成図である。
【図３】本実施例に係るＰＤＰの駆動波形発生回路の各
信号の１フレーム分のタイムチャートである。
信号の１フレーム分のタイムチャートである。
【図４】本実施例に係るＰＤＰの駆動波形発生回路の各
信号の第１サブフィールドにおける書き込みパルス印加
期間、アドレス期間、及びサスティン期間の最初の部分
を示すタイムチャートである。
信号の第１サブフィールドにおける書き込みパルス印加
期間、アドレス期間、及びサスティン期間の最初の部分
を示すタイムチャートである。
【図５】本実施例に係るＰＤＰの駆動波形発生回路の各
信号の第１サブフィールドにおけるサスティン期間の残
りの部分を示すタイムチャートである。
信号の第１サブフィールドにおけるサスティン期間の残
りの部分を示すタイムチャートである。
【図６】本実施例に係るＰＤＰの駆動波形発生回路の波
形ＲＯＭ及び制御用ＲＯＭの各アドレスの内容をタイム
チャート式に表した図である。
形ＲＯＭ及び制御用ＲＯＭの各アドレスの内容をタイム
チャート式に表した図である。
【図７】プラズマディスプレイ装置の全体構成図であ
る。
る。
【図８】プラズマディスプレイ装置の制御回路のブロッ
ク図である。
ク図である。
【図９】従来のＰＤＰの駆動波形発生回路の回路図であ
る。
る。
【図１０】ＰＤＰの階調表示駆動の表示シーケンスであ
る。
る。
【図１１】ＰＤＰの駆動波形（タイムチャート）であ
る。
る。
１１…プラズマディスプレイパネル（ＰＤＰ） １２…行側ドライバ回路 １３…列側ドライバ回路 １５…波形ＲＯＭ １６…波形ＲＯＭ制御手段 ５１…制御回路 ５２…電源回路 ６１…フレームメモリ ６２…フレームメモリ書き込みアドレス発生回路 ６３…フレームメモリ読み出しアドレス発生回路 ６４…パルスジェネレータ ６５…プラズマディスプレイパネル駆動波形発生回路 Ａ、Ｂ…Ｄ−ＦＦ Ｃ…アドレスラッチレジスタ Ｄ…波形ＲＯＭ Ｅ、Ｈ…ラッチレジスタ Ｆ…ＲＯＭアドレスカウンタ Ｇ…制御用ＲＯＭ Ｉ…ラインカウンタ Ｊ、Ｍ…ディジタルコンパレータ Ｋ…バイナリコードスイッチ Ｌ…サスティンカウンタ Ｎ…デコーダ Ｏ…フィールドカウンタ
Claims (3)
- 【請求項１】 繰り返しサイクルを含むドライバ制御信
号を出力するプラズマディスプレイパネルの駆動波形発
生回路であって、 前記ドライバ制御信号のうち、繰り返しの無い期間と、
繰り返しサイクルからなる期間における所定の単位と
を、波形データのプログラムとしてそれぞれ保持する波
形記憶手段と、 前記繰り返しの無い期間の波形データのプログラムを出
力し、かつ前記所定の単位の波形データのプログラムを
任意の回数だけ繰り返し出力するように、前記波形記憶
手段を制御する制御手段とを有する、 ことを特徴とするプラズマディスプレイパネルの駆動波
形発生回路。 - 【請求項２】 前記波形記憶手段は、１フレーム内にお
けるアドレス期間及びサスティン期間中の繰り返しサイ
クルの所定の単位を波形データのプログラムとしてそれ
ぞれ保持し、 前記制御手段は、前記アドレス期間中の繰り返しサイク
ルの前記所定の単位の波形データのプログラムを任意の
回数だけ繰り返し出力して、前記アドレス期間中におけ
る前記繰り返しサイクルからなる期間を構成し、次いで
前記サスティン期間中の繰り返しサイクルの前記所定の
単位の波形データのプログラムを任意の回数だけ繰り返
して出力して、前記サスティン期間における前記繰り返
しサイクルからなる期間とするように、前記波形記憶手
段を制御する、 ことを特徴とする請求項１記載のプラズマディスプレイ
パネルの駆動波形発生回路。 - 【請求項３】 前記制御手段は、前記波形記憶手段にお
ける読み出しアドレスを指定するためのアドレス信号を
発生するアドレスカウンタと、前記波形記憶手段におけ
る前記所定の単位の波形データのプログラムの先頭アド
レスを記憶すると共に、前記所定の単位の波形データの
プログラムの出力を終えた後に前記アドレスカウンタに
対して前記先頭アドレスをロードするアドレスラッチレ
ジスタと、前記所定の単位の波形データのプログラムの
繰り返し回数を計数するカウンタと、前記カウンタにお
ける計数結果が所定の回数に到達したことを検出し、前
記アドレスラッチレジスタに対するアドレスのロードを
禁止する手段とを有する、 ことを特徴とする請求項１記載のプラズマディスプレイ
パネルの駆動波形発生回路。
Priority Applications (1)
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|---|---|---|---|
| JP3048446A JP2728571B2 (ja) | 1991-03-13 | 1991-03-13 | プラズマディスプレイパネルの駆動波形発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3048446A JP2728571B2 (ja) | 1991-03-13 | 1991-03-13 | プラズマディスプレイパネルの駆動波形発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04284491A JPH04284491A (ja) | 1992-10-09 |
| JP2728571B2 true JP2728571B2 (ja) | 1998-03-18 |
Family
ID=12803577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3048446A Expired - Fee Related JP2728571B2 (ja) | 1991-03-13 | 1991-03-13 | プラズマディスプレイパネルの駆動波形発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728571B2 (ja) |
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| JP3449875B2 (ja) * | 1996-11-27 | 2003-09-22 | 富士通株式会社 | 波形発生回路及び平面マトリクス型表示装置 |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01207792A (ja) * | 1988-02-16 | 1989-08-21 | Deikushii Kk | Ｘｙマトリックス表示装置 |
-
1991
- 1991-03-13 JP JP3048446A patent/JP2728571B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04284491A (ja) | 1992-10-09 |
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