JP2725279B2 - Vertical sync signal detection circuit - Google Patents
Vertical sync signal detection circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、特に画像メモリのアドレス制御に用いて
好適な垂直同期信号検出回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical synchronizing signal detection circuit particularly suitable for use in address control of an image memory.
近年、フィールドメモリを備えたVTRが普及しつつあ
る。フィールドメモリをVTRに備えることで、ノイズレ
ス変速再生を行うことが可能になる。また、このような
フィールドメモリを用いることで、TBC（タイムベース
コレクタ）回路を構成したり、ノイズリデューサを構成
したりすることが可能となる。更に、フィールドメモリ
を用いることで、ピクチャーインピチャー等の特殊再生
を行える。2. Description of the Related Art In recent years, VTRs equipped with field memories are becoming widespread. By providing the field memory in the VTR, it is possible to perform noiseless variable speed reproduction. In addition, by using such a field memory, it is possible to configure a TBC (time base collector) circuit or configure a noise reducer. Further, by using the field memory, it is possible to perform a special reproduction such as picture picture.
VTRに備えられたフィールドメモリにビデオ信号を取
り込む際には、フィールドメモリが各フィールドの開始
位置でリセットされ、フィールドメモリに第１ラインの
データから順に取り込まれる。したがって、VTRに備え
られたフィールドメモリにビデオ信号を取り込む際に
は、各フィールドの開始位置と、第１ラインの開始位置
を検出する必要がある。また、取り込むフィールドが奇
数フィールドか偶数フィールドかを検出する必要があ
る。When a video signal is taken into the field memory provided in the VTR, the field memory is reset at the start position of each field, and is taken into the field memory sequentially from the data of the first line. Therefore, when a video signal is taken into a field memory provided in a VTR, it is necessary to detect the start position of each field and the start position of the first line. Also, it is necessary to detect whether the field to be captured is an odd field or an even field.
各フィールドの開始位置は、垂直同期パルスから検出
できる。また、第１ラインの開始位置は、第１ラインの
水平同期パルスから検出できる。第１ラインの水平同期
パルスは、標準のNTSC方式のビデオ信号では垂直同期パ
ルスと水平同期パルスの位置関係が定められているの
で、垂直同期パルスの開始位置から所定期間後の複合同
期信号から検出できる。そして、取り込む画面が奇数フ
ィールドか偶数フィールドかは、垂直同期パルスに対す
る水平同期パルスの位置から判断できる。The start position of each field can be detected from the vertical synchronization pulse. The start position of the first line can be detected from the horizontal synchronization pulse of the first line. The horizontal sync pulse on the first line is detected from the composite sync signal after a predetermined period from the start position of the vertical sync pulse because the positional relationship between the vertical sync pulse and the horizontal sync pulse is defined in the standard NTSC video signal. it can. Whether the screen to be captured is an odd field or an even field can be determined from the position of the horizontal synchronization pulse with respect to the vertical synchronization pulse.
つまり、第８図に示すように、入力された複合同期信
号（第８図Ａ）から垂直同期パルスVDを検出する。垂直
同期信号VDが検出されたら、第８図Ｂに示すように、垂
直同期パルスの検出信号を出力させる。この垂直同期パ
ルスの検出信号が出力されてから所定時間T1を例えばモ
ノマルチ（モノステーブルマルチバイブレータ）で設定
し、垂直同期信号VDが検出されてから所定時間T1後に、
第８図Ｃに示すようなウィンドウパルスを出力させる。
このウィンドウパルスが出力されている間の複合同期信
号（第８図Ａ）を検出して、第１ラインの水平同期パル
スを検出する。また、奇数フィールドと偶数フィールド
では垂直同期パルスVDに対して水平同期パルスの位置が
異なるので、ウィンドウが開かれている間に水平パルス
が検出できるかどうかにより奇数フィールドか偶数フィ
ールドかを判定する。That is, as shown in FIG. 8, the vertical synchronization pulse VD is detected from the input composite synchronization signal (FIG. 8A). When the vertical synchronization signal VD is detected, a detection signal of a vertical synchronization pulse is output as shown in FIG. 8B. Set the predetermined time T 1 from the output detection signal of the vertical sync pulse, for example, mono-multi (monostable multivibrator), a predetermined time T after 1 from the detection of the vertical synchronizing signal VD,
A window pulse as shown in FIG. 8C is output.
The composite synchronizing signal (FIG. 8A) during the output of this window pulse is detected, and the horizontal synchronizing pulse of the first line is detected. In addition, since the position of the horizontal synchronization pulse is different from the vertical synchronization pulse VD in the odd field and the even field, whether the field is an odd field or an even field is determined based on whether the horizontal pulse can be detected while the window is open.
ところが、このように垂直同期パルスの検出時点から
所定期間後の複合同期信号を検出して、第１ラインの開
始位置を検出し、取り込む画面が奇数フィールドか偶数
フィールドかを判断するようにした場合、VTRでキュー
／レビューを行う時や、スロー／スチル再生を行う時
に、誤動作が生じることがある。However, when the composite sync signal is detected a predetermined period after the vertical sync pulse is detected, the start position of the first line is detected, and it is determined whether the screen to be captured is an odd field or an even field. When performing cue / review on a VTR or performing slow / still playback, a malfunction may occur.
つまり、VTRでキュー／レビューを行う時やスロー／
スチル再生を行う時には、本来の垂直同期パルスが再生
できない。このため、本来の垂直同期パルスVDに代え
て、第９図Ａに示すように、疑似垂直同期パルスVD′が
挿入されている。この疑似垂直同期パルスVD′は例えば
回転ドラムの回転を検出するPG信号から形成される。こ
のため、この疑似垂直同期パルスVD′は、水平同期パル
スの位相と無関係である。In other words, when performing cue / review on VTR, slow /
When performing still reproduction, the original vertical synchronization pulse cannot be reproduced. Therefore, a pseudo vertical synchronization pulse VD 'is inserted instead of the original vertical synchronization pulse VD as shown in FIG. 9A. This pseudo vertical synchronization pulse VD 'is formed, for example, from a PG signal for detecting rotation of the rotating drum. Therefore, the pseudo vertical sync pulse VD 'is independent of the phase of the horizontal sync pulse.
したがって、キュー／レビューを行う時やスロー／ス
チル再生を行う場合には、第９図Ｂに示すように疑似垂
直同期パルスVD′が検出され、第９図Ｃに示すように、
疑似垂直同期パルスVD′が検出されてから所定期間T1後
にウィンドウが開かれることになる。このときのウィン
ドウは、疑似垂直同期パルスVD′の位相が水平同期パル
スの位相と無関係なため、第９図Ｃに示すように、第１
ラインの水平パルスの位置に対応しなくなることがあ
る。Therefore, when performing cue / review or performing slow / still reproduction, a pseudo vertical synchronization pulse VD 'is detected as shown in FIG. 9B, and as shown in FIG. 9C,
So that the pseudo vertical sync pulses VD 'a window is opened from being detected after a predetermined period of time T 1. At this time, since the phase of the pseudo-vertical synchronization pulse VD 'is irrelevant to the phase of the horizontal synchronization pulse, as shown in FIG.
It may not correspond to the position of the horizontal pulse on the line.
したがって、この発明の目的は、キュー／レビューを
行う時やスロー／スチル再生を行う時のように、疑似垂
直同期パルスVD′が挿入されている場合にも、第１ライ
ンが確実に検出できる垂直同期信号検出回路を提供する
ことにある。Therefore, an object of the present invention is to provide a vertical line which can reliably detect the first line even when a pseudo vertical synchronizing pulse VD 'is inserted, such as when performing cue / review or performing slow / still reproduction. An object of the present invention is to provide a synchronization signal detection circuit.
この発明の他の目的は、疑似垂直同期パルスVD′が挿
入されている場合にも、奇数フィールドか偶数フィール
ドかの判定が確実に行える垂直同期信号検出回路を提供
することにある。Another object of the present invention is to provide a vertical synchronizing signal detection circuit that can reliably determine whether an odd field or an even field is inserted even when a pseudo vertical synchronizing pulse VD 'is inserted.
また、従来では、複合同期信号から垂直パルスを検出
する場合、複合同期信号をローパスフィルタで周波数分
離している。このため、垂直パルスの検出精度が良好で
ないとともに、集積回路化が困難である。Conventionally, when detecting a vertical pulse from a composite synchronization signal, the composite synchronization signal is frequency-separated by a low-pass filter. Therefore, the detection accuracy of the vertical pulse is not good, and it is difficult to form an integrated circuit.
この発明の更に他の目的は、複合同期パルスを高い精
度で検出できるとともに、集積回路化が容易な垂直同期
信号検出回路を提供することにある。Still another object of the present invention is to provide a vertical synchronizing signal detecting circuit which can detect a composite synchronizing pulse with high accuracy and can be easily integrated.
この発明は、複合同期信号から垂直同期パルスを検出
する垂直同期パルス検出回３、23、103と、 複合同期信号から水平同期パルスを検出する水平同期
パルス検出回路２、24、104と、 垂直同期パルスの検出信号の検出位相と、水平同期パ
ルスの位相との位相差を検出する位相差検出回路９、2
9、106と、 垂直同期パルスの検出信号の検出位相を上記位相差に
基づいて制御する手段６、26、105と、 垂直同期パルスの検出信号が出力されてから所定時間
後にウィンドウを開くウィンドウ生成手段とを備え、ウ
ィンドウを介された複合同期信号を検出して奇数フィー
ルドか偶数フィールドかを判断するようにしている。The present invention relates to a vertical synchronization pulse detection circuit for detecting a vertical synchronization pulse from a composite synchronization signal, a horizontal synchronization pulse detection circuit for detecting a horizontal synchronization pulse from a composite synchronization signal, Phase difference detection circuits 9 and 2 for detecting a phase difference between the detection phase of the pulse detection signal and the phase of the horizontal synchronization pulse.
9, 106; means 6, 26, 105 for controlling the detection phase of the detection signal of the vertical synchronization pulse based on the phase difference; and window generation for opening the window a predetermined time after the detection signal of the vertical synchronization pulse is output Means for detecting a composite synchronization signal passed through the window to determine whether the field is an odd field or an even field.
また、垂直同期パルス検出回路は、第１のカウンタ３
のアップ／ダウン制御を複合同期信号のレベルに基づい
て行い、第１のカウンタ３が所定値に達したとき垂直同
期パルスを検出するようにしている。Further, the vertical synchronization pulse detection circuit includes a first counter 3
Up / down control is performed based on the level of the composite synchronization signal, and when the first counter 3 reaches a predetermined value, a vertical synchronization pulse is detected.
また、垂直同期パルス検出回路は、第２のカウンタ31
アップ／ダウン制御を複合同期信号のレベルに基づいて
行い、第２のカウンタ31に応じて第３のカウンタ23を動
作させ、第３のカウンタ23が所定値に達したとき垂直同
期パルスを検出するようにしている。In addition, the vertical synchronization pulse detection circuit includes a second counter 31.
Up / down control is performed based on the level of the composite synchronization signal, and the third counter 23 is operated according to the second counter 31. When the third counter 23 reaches a predetermined value, a vertical synchronization pulse is detected. Like that.
垂直同期パルスの検出信号の検出位相と、水平同期パ
ルスの位相差を検出する。そして、垂直同期パルスの検
出位相を水平同期パルスの位相と一致させる。このよう
に、垂直同期パルスの検出位相を水平同期パルスの位相
と一致させると、第１ラインの開始が確実に検出でき、
奇数フィールドか偶数フィールドかが正確に検出でき
る。The phase difference between the detection phase of the detection signal of the vertical synchronization pulse and the phase of the horizontal synchronization pulse is detected. Then, the detection phase of the vertical synchronization pulse is made to coincide with the phase of the horizontal synchronization pulse. As described above, when the detection phase of the vertical synchronization pulse is made to coincide with the phase of the horizontal synchronization pulse, the start of the first line can be reliably detected.
An odd field or an even field can be accurately detected.
また、垂直同期パルスがカウンタを用いてディジタル
的に検出される。このため、垂直同期パルスの検出精度
が向上されるとともに、集積回路化が容易である。The vertical synchronization pulse is digitally detected using a counter. For this reason, the detection accuracy of the vertical synchronization pulse is improved, and the integration into an integrated circuit is easy.
この発明の実施例について、以下の順序で説明する。 Embodiments of the present invention will be described in the following order.
a.基本原理 b.第１の実施例 c.第２の実施例 a.基本原理 VTRでキュー／レビューを行う時やスロー／スチル再
生を行う時には、垂直同期パルスが再生できないため、
本来の垂直同期パルスVDな代えて疑似垂直同期パルスV
D′挿入される。a. Basic principle b. First embodiment c. Second embodiment a. Basic principle When performing cue / review or slow / still playback on a VTR, the vertical sync pulse cannot be played back.
Pseudo vertical sync pulse V instead of original vertical sync pulse VD
D 'is inserted.
このように、疑似垂直同期パルスVD′が垂直同期パル
スVDに代えて挿入されているような場合には、疑似垂直
パルスVD′の位相は水平同期パルスの位相と無関係であ
るため、垂直同期パルスの開始位置から所定期間Ｔ後の
複合同期信号を検出して第１ラインの水平同期パルスを
検出すると、誤動作が生じることがある。As described above, when the pseudo vertical synchronization pulse VD 'is inserted instead of the vertical synchronization pulse VD, the phase of the pseudo vertical pulse VD' is independent of the phase of the horizontal synchronization pulse. When the composite synchronization signal after a predetermined period T from the start position of the first line is detected to detect the horizontal synchronization pulse of the first line, a malfunction may occur.
そこで、この発明の実施例では、垂直同期パルスの検
出信号を水平同期パルスに同期させて出力させるように
している。Therefore, in the embodiment of the present invention, the detection signal of the vertical synchronization pulse is output in synchronization with the horizontal synchronization pulse.
すなわち、第１図はこの発明の動作原理を説明するた
めのブロック図である。第１図において、入力端子101
に複合同期信号が供給される。入力端子101からの複合
同期信号がウィンドウ回路102に供給される。ウィンド
ウ回路102には、ウィンドウパルス形成回路110からウィ
ンドウパルスが供給される。That is, FIG. 1 is a block diagram for explaining the operation principle of the present invention. In FIG. 1, an input terminal 101
Are supplied with a composite synchronization signal. The composite synchronization signal from the input terminal 101 is supplied to the window circuit 102. The window pulse is supplied from the window pulse forming circuit 110 to the window circuit 102.
また、入力端子101からの複合同期信号が垂直同期パ
ルス検出回路103に供給されるとともに、水平同期パル
ス検出回路104に供給される。水平同期パルス検出回路1
04は、入力端子101からの複合同期信号中の水平同期パ
ルスを検出するものである。そして、水平同期パルスを
検出回路104からは、水平同期パルスに同期した信号が
連続的に発生される。Further, the composite synchronization signal from the input terminal 101 is supplied to the vertical synchronization pulse detection circuit 103 and also to the horizontal synchronization pulse detection circuit 104. Horizontal sync pulse detection circuit 1
04 is for detecting a horizontal synchronizing pulse in the composite synchronizing signal from the input terminal 101. A signal synchronized with the horizontal synchronization pulse is continuously generated from the horizontal synchronization pulse from the detection circuit 104.
垂直同期パルス検出回路103の出力が可変遅延回路105
を介して位相比較回路106に供給されるとともに、可変
遅延回路105を介された垂直同期パルス検出回路103の出
力が垂直同期パルスの検出信号としてウィンドウパルス
形成回路110に供給される。水平同期パルス検出回路104
の出力が位相比較回路106に供給される。The output of the vertical synchronization pulse detection circuit 103 is a variable delay circuit 105
, And the output of the vertical synchronization pulse detection circuit 103 via the variable delay circuit 105 is supplied to the window pulse formation circuit 110 as a vertical synchronization pulse detection signal. Horizontal sync pulse detection circuit 104
Is supplied to the phase comparison circuit 106.
位相比較回路106で、可変遅延回路105を介された垂直
同期パルスの検出信号の位相と、水平パルスの位相が比
較される。そして、この位相誤差が積分回路107を介し
て可変遅延回路105に供給される。The phase comparison circuit 106 compares the phase of the detection signal of the vertical synchronization pulse passed through the variable delay circuit 105 with the phase of the horizontal pulse. Then, this phase error is supplied to the variable delay circuit 105 via the integration circuit 107.
可変遅延回路105の遅延量は、積分回路107を介して与
えられる垂直同期パルスの検出信号の位相と水平同期パ
ルスの位相との位相差に応じて制御される。The delay amount of the variable delay circuit 105 is controlled in accordance with the phase difference between the phase of the detection signal of the vertical synchronization pulse and the phase of the horizontal synchronization pulse supplied via the integration circuit 107.
ウィンドウパルス形成回路110で、可変遅延回路105を
介して出力される垂直同期パルスの検出信号を基にウィ
ンドウパルスが形成される。このウィンドウパルスがウ
ィンドウ回路102に供給される。ウィンドウ回路102から
出力端子111が導出される。出力端子111からの出力によ
り、第１ラインの水平同期パルスが検出されるととも
に、奇数フィールドか偶数フィールドかが判断される。In the window pulse forming circuit 110, a window pulse is formed based on the detection signal of the vertical synchronization pulse output via the variable delay circuit 105. This window pulse is supplied to the window circuit 102. An output terminal 111 is derived from the window circuit 102. Based on the output from the output terminal 111, the horizontal synchronization pulse of the first line is detected, and it is determined whether the field is an odd field or an even field.
入力端子101から、第２図Ａに示すように、疑似垂直
同期パルスVD′が挿入されている複合同期信号が供給さ
れるとする。垂直同期パルス検出回路103で第２図Ｂに
示すように疑似垂直同期パルスVD′が検出される。この
疑似垂直同期パルスVD′の検出信号が可変遅延回路105
を介して出力され、この可変遅延回路105を介された検
出信号の位相と水平同期パルス（第２図Ｃ）の位相が位
相比較回路106で比較される。この位相差φに応じて可
変遅延回路105の遅延量が設定される。これにより、第
２図Ｄに示すように、疑似垂直パルスVD′の検出信号の
位相が水平同期パルスの位相と一致される。As shown in FIG. 2A, it is assumed that a composite synchronization signal into which a pseudo vertical synchronization pulse VD 'is inserted is supplied from the input terminal 101. The vertical sync pulse detection circuit 103 detects the pseudo vertical sync pulse VD 'as shown in FIG. 2B. The detection signal of the pseudo vertical synchronization pulse VD 'is supplied to the variable delay circuit 105.
, And the phase of the detection signal having passed through the variable delay circuit 105 is compared with the phase of the horizontal synchronization pulse (FIG. 2C) by the phase comparison circuit 106. The delay amount of the variable delay circuit 105 is set according to the phase difference φ. Thereby, as shown in FIG. 2D, the phase of the detection signal of the pseudo vertical pulse VD 'coincides with the phase of the horizontal synchronization pulse.
このように、水平同期パルスの位相と無関係な疑似垂
直同期パルスVD′が挿入されている場合にも、疑似垂直
同期パルスVD′検出信号の位相は水平同期パルスの位相
と一致される。このため、疑似垂直同期パルスVD′が挿
入されている場合にも、第２図Ｅに示すように、ウィン
ドウパルス発生回路110から出力されるウィンドウパル
スの発生タイミングが奇数フィールド又は偶数フィール
ドの第１ラインの水平同期パルスの位置と対応する。As described above, even when the pseudo vertical synchronization pulse VD 'independent of the phase of the horizontal synchronization pulse is inserted, the phase of the pseudo vertical synchronization pulse VD' detection signal matches the phase of the horizontal synchronization pulse. Therefore, even when the pseudo vertical synchronizing pulse VD 'is inserted, as shown in FIG. 2E, the generation timing of the window pulse output from the window pulse generation circuit 110 is the first timing of the odd field or even field. Corresponds to the position of the horizontal sync pulse on the line.
b.第１の実施例 第３図は、この発明の第１の実施例を示すものであ
る。この第１の実施例では、垂直同期パルスの検出を、
カウンタを用いてディジタル的に行っている。そして、
垂直同期パルスの検出位相をステップ的に制御するよう
にしている。b. First Embodiment FIG. 3 shows a first embodiment of the present invention. In the first embodiment, the detection of the vertical synchronization pulse
Digitally using a counter. And
The detection phase of the vertical synchronization pulse is controlled stepwise.
第３図において、入力端子１に複合同期信号CPSyncが
供給される。入力端子１からの複合同期信号CPSyncがウ
ィンドウ回路２に供給される。ウィンドウ回路２には、
ウィンドウパルス形成回路10からウィンドウパルスWPul
seが供給される。ウィンドウ回路２から出力端子11が導
出される。また、入力端子１からの複合同期信号CPSync
がカウンタ３のアップ／ダウン制御端子に供給されると
ともに、水平パルス形成回路４に供給される。In FIG. 3, a composite synchronization signal CPSync is supplied to an input terminal 1. The composite synchronization signal CPSync from the input terminal 1 is supplied to the window circuit 2. In the window circuit 2,
Window pulse WPul from window pulse forming circuit 10
se is supplied. An output terminal 11 is derived from the window circuit 2. Also, the composite synchronization signal CPSync from the input terminal 1
Is supplied to the up / down control terminal of the counter 3 and to the horizontal pulse forming circuit 4.
カウンタ３は、端子５からのクロックをカウントする
アップ／ダウンカウンタであり、そのアップ／ダウン制
御端子に例えばハイレベルが供給されるとき端子５から
のクロックをアップカウントし、そのアップ／ダウン制
御端子に例えばローレベルが供給されるとき端子５から
のクロックをダウンカウントする。また、カウンタ３
は、所望の最大値までカウントすると、最大値でカウン
ト動作が停止されるようにされている。The counter 3 is an up / down counter that counts the clock from the terminal 5. When, for example, a high level is supplied to the up / down control terminal, the counter 3 counts up the clock from the terminal 5 and the up / down control terminal. When, for example, a low level is supplied, the clock from the terminal 5 is counted down. Also, counter 3
When counting to a desired maximum value, the counting operation is stopped at the maximum value.
つまり、カウンタ３のカウント値が最大値検出回路８
に供給される。最大値検出回路８の出力がカウントイネ
ーブル信号EN1としてカウンタ３のカウントイネーブル
端子に供給される。カウンタ３のカウント値が最大値に
達するまでは、カウンタ３はカウント可能状態にある。
カウンタ３のカウント値が最大値に達すると、最大値検
出回路８から出力されるカウントイネーブル信号EN1に
よりカウンタ３のカウント動作が停止され、カウンタ３
の値が最大値で保持される。カウンタ３の出力がコンパ
レータ９に供給される。That is, the count value of the counter 3 is
Supplied to The output of the maximum value detection circuit 8 is supplied to the count enable terminal of the counter 3 as a count enable signal EN1. Until the count value of the counter 3 reaches the maximum value, the counter 3 is in a countable state.
When the count value of the counter 3 reaches the maximum value, the count operation of the counter 3 is stopped by the count enable signal EN1 output from the maximum value detection circuit 8, and the counter 3
Is held at the maximum value. The output of the counter 3 is supplied to the comparator 9.
水平パルス形成回路４は、入力端子１に供給される複
合同期信号CPSyncから水平同期パルスを分離し、この水
平同期パルスを基に、第４図Ｂに示すようなデューティ
比50％の水平パルスHPulseを形成するものである。この
水平同期パルス発生回路４は、水平同期信号の一部が検
出されない場合でも、安定した水平同期パルスHPulseが
連続的に出力されるようになされている。そのために、
水平パルス発生回路４には、例えばAFCループが構成さ
れている。The horizontal pulse forming circuit 4 separates a horizontal synchronizing pulse from the composite synchronizing signal CPSync supplied to the input terminal 1 and, based on the horizontal synchronizing pulse, a horizontal pulse HPulse having a duty ratio of 50% as shown in FIG. 4B. Is formed. The horizontal synchronizing pulse generation circuit 4 is configured to continuously output a stable horizontal synchronizing pulse HPulse even when a part of the horizontal synchronizing signal is not detected. for that reason,
The horizontal pulse generation circuit 4 has, for example, an AFC loop.
水平同期パルス形成回路４から出力される水平パルス
HPulseがカウンタ６のアップダウン制御端子に供給され
る。カウンタ６は、端子７からのクロックをカウントす
るアップ／ダウンカウンタであり、そのアップ／ダウン
制御端子にハイレベルが供給されるとき端子７からのク
ロックをアップカウントし、そのアップ／ダウン制御端
子にローレベルが供給されるとき端子７からのクロック
をダウンカウントする。カウンタ６の出力がコンパレー
タ９に供給される。Horizontal pulse output from horizontal synchronization pulse forming circuit 4
HPulse is supplied to the up / down control terminal of the counter 6. The counter 6 is an up / down counter that counts the clock from the terminal 7. When a high level is supplied to the up / down control terminal, the counter 6 counts up the clock from the terminal 7, and supplies the up / down control terminal. When the low level is supplied, the clock from the terminal 7 is counted down. The output of the counter 6 is supplied to the comparator 9.
コンパレータ９でカウンタ３のカウント値とカウンタ
６の値が比較される。カウンタ３のカウント値（第４図
Ｃで実線で示す）とカウンタ６のカウント値（第４図Ｃ
で一点鎖線で示す）が異なるときには、第４図Ｄに示す
ように、コンパレータ９の出力は例えばローレベルであ
る。カウンタ３のカウント値がカウンタ６の値の一致す
ると、第４図Ｄに示すように、コンパレータ９の出力が
瞬間例えばハイレベルになる。The comparator 9 compares the count value of the counter 3 with the value of the counter 6. The count value of the counter 3 (shown by a solid line in FIG. 4C) and the count value of the counter 6 (C
, The output of the comparator 9 is at a low level, for example, as shown in FIG. 4D. When the count value of the counter 3 matches the value of the counter 6, as shown in FIG. 4D, the output of the comparator 9 instantaneously goes high, for example.
コンパレータ９の出力が垂直同期パルスVDの検出信号
としてウィンドウパルス形成回路10に供給されるととも
に、このコンパレータ９の出力がカウントイネーブル信
号EN2としてカウンタ６のカウントイネーブル端子に供
給される。The output of the comparator 9 is supplied to the window pulse forming circuit 10 as a detection signal of the vertical synchronization pulse VD, and the output of the comparator 9 is supplied to the count enable terminal of the counter 6 as a count enable signal EN2.
コンパレータ９から出力される垂直同期パルスVDの検
出信号は、ウィンドウパルス形成回路10に供給される。
ウィンドウパルス形成回路10から、この垂直同期パルス
VDの検出信号を基に、ウィンドウパルスWpulseが発生さ
れる。このウィンドウパルスWpulseにより、ウィンドウ
回路２が開かれる。ウィンドウ回路２を介された出力か
ら、第１ラインの水平パルスが検出されるとともに、奇
数フィールドか偶数フィールドがか判断される。The detection signal of the vertical synchronization pulse VD output from the comparator 9 is supplied to the window pulse forming circuit 10.
From the window pulse forming circuit 10, the vertical synchronization pulse
A window pulse Wpulse is generated based on the VD detection signal. The window circuit 2 is opened by the window pulse Wpulse. From the output through the window circuit 2, the horizontal pulse of the first line is detected, and it is determined whether an odd field or an even field is present.
カウンタ３のカウント値が所定値以下になることか
ら、垂直同期パルスVDが検出できる。このことについて
説明する。Since the count value of the counter 3 becomes equal to or less than the predetermined value, the vertical synchronization pulse VD can be detected. This will be described.
例えば、入力端子１から第４図Ａに示すような複合同
期信号CPSyncが供給されるとする。この複合同期信号CP
Syncがカウンタ３のアップ／ダウン制御端子に供給され
る。For example, it is assumed that a composite synchronization signal CPSync as shown in FIG. 4A is supplied from the input terminal 1. This composite sync signal CP
Sync is supplied to the up / down control terminal of the counter 3.
この複合同期信号CPSyncがハイレベルの間では、カウ
ンタ３がアップカウントされ、この複合同期信号CPSync
がローレベルの間では、カウンタ３がダウンカウントさ
れる。While the composite synchronization signal CPSync is at a high level, the counter 3 counts up, and the composite synchronization signal CPSync
Is low level, the counter 3 is down-counted.
第４図Ａに示すように、垂直同期パルスVDの期間に達
する時点taまでは、水平同期パルス及び等化パルスの期
間を除いて複合同期信号CPSyncがハイレベルである。こ
のため、垂直同期パルスVDの期間に達する時点taまで、
カウンタ３は、水平同期パルス及び等化パルスの期間を
除いてアップカウントされる状態となる。ところが、カ
ウンタ３は、最大値に達するとカウント動作が停止され
るので、垂直同期パルスVDの期間に達する時点taまで
は、第４図Ｃで実線で示すように、カウンタ３のカウン
ト値は、水平同期パルス及び等化パルスの期間を除い
て、最大値となっている。As shown in FIG. 4A, the composite synchronizing signal CPSync is at a high level until a time point ta when the period of the vertical synchronizing pulse VD is reached, except for the period of the horizontal synchronizing pulse and the equalizing pulse. For this reason, until the time t a when the period of the vertical synchronization pulse VD is reached,
The counter 3 is in a state of being counted up except for the period of the horizontal synchronization pulse and the equalization pulse. However, the counter 3, since reaches a maximum value when the counting operation is stopped, until the point of time t a which reaches the period of the vertical synchronizing pulse VD, as shown by the solid line in FIG. 4 C, the count value of the counter 3 , Except for the period of the horizontal synchronization pulse and the equalization pulse.
時点taを過ぎ、垂直同期パルスVDの期間に達すると、
複合同期信号CPSync（第４図Ａ）は切込パルスの期間を
除いてローレベルになる。このため、垂直同期パルスVD
の期間に達すると、第４図Ｃに示すように、カウンタ３
のカウント値が切込パルスの期間を除いて下降し、カウ
ンタ３の値が所定値以下になる。After the time point t a and the period of the vertical synchronization pulse VD is reached,
The composite synchronizing signal CPSync (FIG. 4A) is at a low level except for the period of the cutting pulse. Therefore, the vertical synchronization pulse VD
Is reached, the counter 3 is turned on as shown in FIG.
Count value decreases except for the period of the cutting pulse, and the value of the counter 3 becomes equal to or less than a predetermined value.
カウンタ３の値とカウンタ６の値がコンペレータ９で
比較される。カウンタ３の値がカウンタ６に設定されて
いる所定値以下までカウントされると、第４図Ｄに示す
ように、コンパレータ９から垂直同期パルスの検出信号
が出力される。The value of the counter 3 and the value of the counter 6 are compared by the comparator 9. When the value of the counter 3 is counted below a predetermined value set in the counter 6, as shown in FIG. 4D, a detection signal of a vertical synchronization pulse is output from the comparator 9.
この実施例では、カウンタ３のカウント値がカウンタ
６の値と一致した時、水平パルスHPulseがローレベルな
らカウンタ６をダウンカウントし、水平パルスHPulseが
ハイレベルならカウンタ６をアップカウントしている。
このため、カウンタ３のカウント値から検出される垂直
同期パルスの検出位相が水平パルス形成回路４から出力
される水平パルスHPulseの位相と一致されるように制御
される。In this embodiment, when the count value of the counter 3 matches the value of the counter 6, the counter 6 counts down if the horizontal pulse HPulse is at a low level, and counts up if the horizontal pulse HPulse is at a high level.
Therefore, control is performed such that the detection phase of the vertical synchronization pulse detected from the count value of the counter 3 matches the phase of the horizontal pulse HPulse output from the horizontal pulse forming circuit 4.
つまり、第５図において、カウンタ６の値（第５図Ｂ
で一点鎖線で示す）が例えばN1であったとする。カウン
タ６の値がN1の時には、カウンタ３の値（第５図Ｂで実
線で示す）が時点t1でN1になり、時点t1で垂直同期パル
スVDが検出される。したがって、垂直同期パルスの検出
位相は水平パルスHPulse（第５図Ａ）の位相に対して進
んでいる。この垂直同期パルスVDが検出される時点t1で
は、水平パルスHPulseがローレベルであるから、カウン
タ６がダウンカウントされる。カウンタ６の値がダウン
カウントされると、カウンタ６の値が垂直同期パルスの
検出位相が水平パルスHPulseの変化点t0と一致する値に
N0に近づいていく。That is, in FIG. 5, the value of the counter 6 (FIG. 5B
In indicated by the dashed line) and is, for example, a N 1. When the value of the counter 6 is N 1, the counter (indicated by a solid line Fig. 5 B) 3 value becomes N 1 at time t 1, at time t 1 the vertical synchronizing pulse VD is detected. Therefore, the detection phase of the vertical synchronization pulse leads the phase of the horizontal pulse HPulse (FIG. 5A). At time t 1 the vertical synchronizing pulse VD is detected, because the horizontal pulses HPulse a low level, the counter 6 is down-counted. When the value of the counter 6 is counted down, the value of the counter 6 becomes a value at which the detection phase of the vertical synchronization pulse coincides with the change point t 0 of the horizontal pulse HPulse.
It approaches to N 0.
次に、カウンタ６の値がN2であったとする。カウンタ
６の値がN2の時には、垂直同期パルスVDが時点t2で検出
されるので、垂直同期パルスの検出位相が水平パルスHP
ulseの位相に対して遅れている。この垂直同期パルスVD
が検出される時点t2では、水平パルスHPulseがハイレベ
ルであるから、カウンタ６の値がアップカウントされ
る。カウンタ６の値がアップカウントされると、カウン
タ６の値が垂直同期信号の検出位相が水平パルスHPulse
の変化点t0と一致する値N0に値が近づいていく。Then, the value of the counter 6 is assumed to be N 2. When the value of the counter 6 is N 2, since the vertical synchronizing pulse VD is detected at time t 2, the detected phase horizontal pulse HP of the vertical synchronizing pulses
It is behind the phase of ulse. This vertical sync pulse VD
At time t 2 but is detected, because the horizontal pulses HPulse a high level, the value of the counter 6 is counted up. When the value of the counter 6 is counted up, the value of the counter 6 becomes equal to the detection phase of the vertical synchronization signal and the horizontal pulse HPulse
The value approaches the value N 0 that coincides with the change point t 0 .
このように、この実施例では、垂直同期パルスの検出
信号が水平同期信号の位相と一致して検出される。この
ため、垂直パルスが水平同期信号と同期されていない疑
似垂直パルスVD′であっても、奇数フィールドか偶数フ
ィールドかの判断が正確に行え、第１ラインの先頭が確
実に検出できる。As described above, in this embodiment, the detection signal of the vertical synchronization pulse is detected in accordance with the phase of the horizontal synchronization signal. For this reason, even if the vertical pulse is the pseudo vertical pulse VD 'not synchronized with the horizontal synchronizing signal, it can be accurately determined whether the field is an odd field or an even field, and the head of the first line can be reliably detected.
c.第２の実施例 上述の第１の実施例では、第４図Ｃに示したように、
垂直同期パルスVDの期間でカウンタ３の値が単調に減少
せず、垂直同期パルスVDの期間の切込パルスの部分でカ
ウンタ３の出力が上昇する。このような切込パルスの影
響により、検出精度に誤差が生じる。この第２の実施例
では、このような誤差が生じないようにされている。c. Second Embodiment In the first embodiment described above, as shown in FIG. 4C,
The value of the counter 3 does not monotonously decrease during the period of the vertical synchronization pulse VD, and the output of the counter 3 increases during the cutting pulse portion during the period of the vertical synchronization pulse VD. Due to the influence of such a cutting pulse, an error occurs in the detection accuracy. In the second embodiment, such an error is prevented from occurring.
すなわち、第６図は、この発明の第２の実施例を示
し、第６図において、入力端子21に複合同期信号CPSync
が供給される。入力端子21からの複合同期信号CPSyncが
ウィンドウ回路22に供給される。ウィンドウ回路22に
は、ウィンドウパルス形成回路30からウィンドウパルス
WPulseが供給される。That is, FIG. 6 shows a second embodiment of the present invention, and in FIG.
Is supplied. The composite synchronization signal CPSync from the input terminal 21 is supplied to the window circuit 22. The window circuit 22 receives the window pulse from the window pulse forming circuit 30.
WPulse is supplied.
また、入力端子21からの複合同期信号CPSyncがカウン
タ31のアップ／ダウン制御端子に供給されるとともに、
水平パルス形成回路24に供給される。Further, the composite synchronization signal CPSync from the input terminal 21 is supplied to the up / down control terminal of the counter 31, and
It is supplied to the horizontal pulse forming circuit 24.
カウンタ31は、端子32からのクロックをカウントする
アップ／ダウンカウンタであり、そのアップ／ダウン制
御端子に例えばハイレベルが供給されるとき端子32から
のクロックをアップカウントし、そのアップ／ダウン制
御端子に例えばローレベルが供給されるとき端子32から
のクロックをダウンカウントする。The counter 31 is an up / down counter that counts a clock from a terminal 32. When, for example, a high level is supplied to the up / down control terminal, the counter 31 counts up the clock from the terminal 32, and the up / down control terminal. When, for example, a low level is supplied, the clock from the terminal 32 is counted down.
また、カウンタ31は、最大値までカウントすると最大
値でカウント動作が停止され、最小値までカウントされ
ると最小値でカウント動作が停止されるようにされてい
る。つまり、カウンタ31のカウント値が最大値及び最小
値検出回路33に供給される。最大値及び最小値検出回路
33の出力がカウントイネーブル信号EN11としてカウンタ
31のカウントイネールブル端子に供給される。カウンタ
31のカウント値が最大値或いは最小値に達すると、最大
値及び最小値検出回路33から出力されるカウントイネー
ブル信号EN11により、カウンタ31のカウント動作が停止
され、カウンタ31の値が最大値或いは最小値で保持され
る。The counter 31 stops counting at the maximum value when counting to the maximum value, and stops at the minimum value when counting to the minimum value. That is, the count value of the counter 31 is supplied to the maximum and minimum value detection circuit 33. Maximum and minimum value detection circuit
33 outputs are counted as count enable signal EN11
It is supplied to 31 count enable terminals. counter
When the count value of the counter 31 reaches the maximum value or the minimum value, the count operation of the counter 31 is stopped by the count enable signal EN11 output from the maximum value and the minimum value detection circuit 33, and the value of the counter 31 becomes the maximum value or the minimum value. Stored by value.
最大値及び最小値検出回路33の出力のうち、最大値を
示す出力がカウンタ23のリセット端子に供給される。カ
ウンタ23は、端子25からのクロックを計数するカウンタ
である。カウンタ23のリセット端子に最大値及び最小値
検出回路33からリセット信号RST1が供給されると、カウ
ンタ23がリセットされる。The output indicating the maximum value among the outputs of the maximum value and minimum value detection circuits 33 is supplied to the reset terminal of the counter 23. The counter 23 is a counter that counts the clock from the terminal 25. When the reset signal RST1 is supplied from the maximum and minimum value detection circuit 33 to the reset terminal of the counter 23, the counter 23 is reset.
水平パルス形成回路24は、入力端子21に供給される複
合同期信号CPSyncから水平同期パルスを分離し、この水
平同期パルスを基に、第７図Ｂに示すようなデューティ
比50％の水平パルスHPulseを形成するものである。The horizontal pulse forming circuit 24 separates the horizontal synchronization pulse from the composite synchronization signal CPSync supplied to the input terminal 21 and, based on the horizontal synchronization pulse, a horizontal pulse HPulse having a duty ratio of 50% as shown in FIG. 7B. Is formed.
水平同期パルス形成回路24から水平パルスHPulseがカ
ウンタ26のアップダウン制御端子に供給される。カウン
タ26の出力がコンパレータ29に供給される。The horizontal pulse HPulse is supplied from the horizontal synchronization pulse forming circuit 24 to the up / down control terminal of the counter 26. The output of the counter 26 is supplied to the comparator 29.
カウンタ26は、端子27からのクロックをカウントする
アップ／ダウンカウンタであり、そのアップ／ダウン制
御端子にハイレベルが供給されるとき端子27からのクロ
ックをダウンカウントし、そのアップ／ダウン制御端子
にローレベルが供給されるとき端子27からのクロックを
アップカウントする。The counter 26 is an up / down counter that counts the clock from the terminal 27. When a high level is supplied to the up / down control terminal, the counter 26 counts down the clock from the terminal 27 and supplies the up / down control terminal. When the low level is supplied, the clock from the terminal 27 is counted up.
コンパレータ29でカウンタ23のカウント値とカウンタ
26の値が比較される。カウンタ23のカウント値（第７図
Ｄで実線で示す）とカウンタ26の値（第７図Ｄで一点鎖
線で示す）が一致すると、第７図Ｅに示すように、コン
パレータ29の出力が例えば瞬間ハイレベルになる。コン
パレータ29の出力が垂直同期信号の検出信号としてウィ
ンドウパルス形成回路30に供給されるとともに、このコ
ンパレータ29の出力がカウントイネーブル信号EN12とし
てカウンタ26のカウントイネーブル端子に供給される。Comparator 29 counts counter 23 and counts
26 values are compared. When the count value of the counter 23 (shown by a solid line in FIG. 7D) matches the value of the counter 26 (shown by a dashed line in FIG. 7D), as shown in FIG. Momentarily goes to high level. The output of the comparator 29 is supplied to the window pulse forming circuit 30 as a detection signal of the vertical synchronization signal, and the output of the comparator 29 is supplied to the count enable terminal of the counter 26 as the count enable signal EN12.
入力端子21に第７図Ａに示すような複合同期信号CPSy
ncが供給されるとする。垂直パルスVDの期間に達する時
点ta1まで、第７図Ａに示すように、水平パルス及び等
化パルスの期間を除いて複合同期信号CPSyncはハイレベ
ルである。このため、水平同期パルス及び等化パルスの
期間を除いてカウンタ31のアップ／ダウン制御端子にハ
イレベルが供給され、カウンタ31がアップカウントされ
る状態となる。ところが、カウンタ31のカウントイネー
ブル端子には、最大値及び最小値検出回路33からカウン
トイネーブル信号EN11が供給されているため、垂直パル
スVDの期間に達する時点ta1まで、第７図Ｃに示すよう
に、カウンタ31の値は水平同期パルス及び等化パルスの
期間を除いて最大値にある。A composite synchronizing signal CPSy as shown in FIG.
Suppose nc is supplied. Until the time point t a1 when the period of the vertical pulse VD is reached, as shown in FIG. 7A, the composite synchronization signal CPSync is at a high level except for the period of the horizontal pulse and the equalization pulse. Therefore, a high level is supplied to the up / down control terminal of the counter 31 except for the period of the horizontal synchronization pulse and the equalization pulse, and the counter 31 is in a state of being counted up. However, since the count enable signal EN11 is supplied to the count enable terminal of the counter 31 from the maximum value and minimum value detection circuit 33, as shown in FIG. 7C, until the time point t a1 when the period of the vertical pulse VD is reached. Meanwhile, the value of the counter 31 is at the maximum value except for the period of the horizontal synchronization pulse and the equalization pulse.
一方、カウンタ23は端子25からのクロックをカウント
しているが、カウンタ31の値が最大値になるとカウンタ
23はリセットされる。このため第７図Ｄに示すように、
垂直パルスVDの期間に達する時点ta1まで、カウンタ31
の値は水平同期パルス及び等化パルスの期間を除いて最
小値にある。On the other hand, the counter 23 counts the clock from the terminal 25, but when the value of the counter 31 reaches the maximum value,
23 is reset. Therefore, as shown in FIG. 7D,
Until the time point t a1 when the period of the vertical pulse VD is reached, the counter 31
Is at a minimum except during the period of the horizontal sync pulse and the equalization pulse.
垂直パルスVDの期間に達する時点ta1になると、切込
パルスの期間を除いて、カウンタ31の値がダウンカウン
トされる状態となる。カウンタ31のカウントイネーブル
端子には、最大値及び最小値検出回路33からカウントイ
ネーブル信号EN11が供給されているため、カウンタ31は
最小値に達するとカウント動作を停止する。したがっ
て、垂直パルスVDの期間に達する時点ta1になると、カ
ウンタ31のカウント値は、第７図Ｃに示すように、切込
パルスの期間を除いて最小値になっている。It becomes a time t a1 reaching the period of the vertical pulse VD, with the exception of the duration of the cutting pulse, the value of the counter 31 becomes a state of being counted down. Since the count enable signal EN11 is supplied to the count enable terminal of the counter 31 from the maximum and minimum value detection circuit 33, the counter 31 stops counting when it reaches the minimum value. Therefore, at the point in time t a1 when the period of the vertical pulse VD is reached, the count value of the counter 31 becomes the minimum value except for the period of the cutting pulse as shown in FIG. 7C.
一方、垂直パルスVDの期間に達する時点ta1になる
と、カウンタ23の値は、カウンタ32の出力が最大値でな
くなるので、第７図Ｄに示すように、徐々に上昇してい
く。カウンタ23の値がカウンタ26に設定されている所定
値以上までカウントされると、コンパレータ29から垂直
同期パルスVDの検出信号が出力される。On the other hand, at a time t a1 reaching the period of the vertical pulse VD, the value of the counter 23, the output of the counter 32 is not the maximum value, as shown in FIG. 7 D, gradually increases. When the value of the counter 23 is counted up to a predetermined value or more set in the counter 26, the comparator 29 outputs a detection signal of the vertical synchronization pulse VD.
この発明によれば、垂直同期パルスの検出信号の位相
と、水平同期パルスとの位相差を検出し、垂直同期パル
スの検出信号の位相を水平パルスと同期させるようにし
ている。このため、この垂直同期パルスの検出信号を用
いて、第１ラインを確実に検出できるとともに、奇数フ
ィールドか偶数フィールドかの判断を正確に行える。According to the present invention, the phase difference between the phase of the detection signal of the vertical synchronization pulse and the horizontal synchronization pulse is detected, and the phase of the detection signal of the vertical synchronization pulse is synchronized with the horizontal pulse. Therefore, using the detection signal of the vertical synchronization pulse, the first line can be reliably detected, and it can be accurately determined whether the field is an odd field or an even field.
また、垂直同期パルスをカウンタで検出できるので、
垂直同期パルスの検出精度が向上できるとともに、集積
回路化が容易である。Also, since the vertical sync pulse can be detected by the counter,
The detection accuracy of the vertical synchronization pulse can be improved, and the integration into an integrated circuit is easy.
第１図はこの発明の基本原理を示すブロック図，第２図
はこの発明の基本原理の説明に用いるタイミング図，第
３図はこの発明の第１の実施例のブロック図，第４図及
び第５図はこの発明の第１の実施例の説明に用いるタイ
ミング図，第６図はこの発明の第２の実施例のブロック
図，第７図はこの発明の第２の実施例の説明に用いるタ
イミング図，第８図及び第９図は従来の垂直同期信号検
出回路の説明に用いるタイミング図である。 図面における主要な符号の説明 3,6,31,23,26:カウンタ,4,24:水平パルス検出回路,9,2
9:コンパレータ,10,30ウィンドウパルス形成回路。FIG. 1 is a block diagram showing the basic principle of the present invention, FIG. 2 is a timing chart used to explain the basic principle of the present invention, FIG. 3 is a block diagram of the first embodiment of the present invention, FIG. FIG. 5 is a timing chart used to explain the first embodiment of the present invention, FIG. 6 is a block diagram of the second embodiment of the present invention, and FIG. 7 is a description of the second embodiment of the present invention. FIGS. 8 and 9 are timing charts used for explaining a conventional vertical synchronizing signal detecting circuit. Explanation of main symbols in the drawings 3, 6, 31, 23, 26: counter, 4, 24: horizontal pulse detection circuit, 9, 2
9: Comparator, 10, 30 window pulse forming circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上野 克彦 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特公 昭62−5550（ＪＰ，Ｂ２) ──────────────────────────────────────────────────続 き Continuation of the front page (72) Katsuhiko Ueno inventor Sony Corporation, 6-7-35 Kita-Shinagawa, Shinagawa-ku, Tokyo (56) References JP-B 62-5550 (JP, B2)
Claims (3)
る垂直同期パルス検出回路と、 上記複合同期信号から水平同期パルスを検出する水平同
期パルス検出回路と、 上記垂直同期パルスの検出信号の検出位相と、上記水平
同期パルスの位相との位相差を検出する位相差検出回路
と、 上記垂直同期パルスの検出信号の検出位相を上記位相差
に基づいて制御する手段と、 上記垂直同期パルスの検出信号が出力されてから所定時
間後にウィンドウを開くウィンドウ生成手段とを備え、 上記ウィンドウを介された上記複合同期信号を検出して
奇数フィールドか偶数フィールドかを判断するようにし
た垂直同期信号検出回路。1. A vertical synchronization pulse detection circuit for detecting a vertical synchronization pulse from a composite synchronization signal, a horizontal synchronization pulse detection circuit for detecting a horizontal synchronization pulse from the composite synchronization signal, and a detection phase of the detection signal of the vertical synchronization pulse A phase difference detection circuit that detects a phase difference between the phase of the horizontal synchronization pulse, a unit that controls a detection phase of the detection signal of the vertical synchronization pulse based on the phase difference, and a detection signal of the vertical synchronization pulse. And a window generating means for opening a window after a predetermined time has elapsed after the output of the vertical synchronizing signal. The vertical synchronizing signal detecting circuit detects the composite synchronizing signal transmitted through the window to determine whether the field is an odd field or an even field.
ウンタのアップ／ダウン制御を上記複合同期信号のレベ
ルに基づいて行い、上記第１のカウンタが所定値に達し
たとき上記垂直同期パルスを検出することを特徴とする
請求項１記載の垂直同期信号検出回路。2. The vertical synchronizing pulse detecting circuit performs up / down control of a first counter based on the level of the composite synchronizing signal. When the first counter reaches a predetermined value, the vertical synchronizing pulse detecting circuit performs a control. 2. The vertical synchronization signal detection circuit according to claim 1, wherein
ウンタのアップ／ダウン制御を上記複合同期信号のレベ
ルに基づいて行い、上記第２のカウンタに応じて第３の
カウンタを動作させ、上記第３のカウンタが所定値に達
したとき上記垂直同期パルスを検出することを特徴とす
る請求項１記載の垂直同期信号検出回路。3. The vertical synchronization pulse detection circuit performs up / down control of a second counter based on the level of the composite synchronization signal, and operates a third counter according to the second counter. 2. The vertical synchronizing signal detecting circuit according to claim 1, wherein said vertical synchronizing pulse is detected when said third counter reaches a predetermined value.
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|---|---|---|---|
| JP63109522A JP2725279B2 (en) | 1988-04-30 | 1988-04-30 | Vertical sync signal detection circuit |
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|---|---|---|---|
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|---|---|---|---|---|
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|---|---|---|---|---|
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1988
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Also Published As
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