JP2723747B2 - 半導体装置の接続方法 - Google Patents
半導体装置の接続方法Info
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Description
【0001】
【産業上の利用分野】この発明は、半導体装置の接続方
法に関し、特にプリント基板,セラミック基板,ガラス基
板,金属ベース基板あるいはフレキシブル基板等の配線
基板上に半導体装置を接着剤によってフェイスダウンで
加圧接触接続する半導体装置の接続方法の改良に関す
る。
法に関し、特にプリント基板,セラミック基板,ガラス基
板,金属ベース基板あるいはフレキシブル基板等の配線
基板上に半導体装置を接着剤によってフェイスダウンで
加圧接触接続する半導体装置の接続方法の改良に関す
る。
【0002】
【従来の技術】近年、半田のような合金を用いた合金拡
散接続によらずに、接着剤を用いて配線基板上に半導体
装置をフェイスダウン接続する方法が種々提案されてい
る(例えば、畑田等“マイクロ・バンプ・ボンディング方
式の応用",電子情報通信学会技術研究報告,Vol.88,N
o.233,CPM88-64 (1988))。
散接続によらずに、接着剤を用いて配線基板上に半導体
装置をフェイスダウン接続する方法が種々提案されてい
る(例えば、畑田等“マイクロ・バンプ・ボンディング方
式の応用",電子情報通信学会技術研究報告,Vol.88,N
o.233,CPM88-64 (1988))。
【0003】上記畑田等によって提案された方法によれ
ば、図6に示すように、セラミック基板1上に光硬化性
樹脂6を滴下し、半導体装置2の電極3上のバンプ4と
セラミック基板1上の配線電極5との位置合わせを行
い、加圧しながら紫外線を照射して光硬化性樹脂6を硬
化させるようにしている。こうして、セラミック基板1
と半導体装置2との間隙部の全てに光硬化性樹脂6が充
填された実装形態が得られるのである。
ば、図6に示すように、セラミック基板1上に光硬化性
樹脂6を滴下し、半導体装置2の電極3上のバンプ4と
セラミック基板1上の配線電極5との位置合わせを行
い、加圧しながら紫外線を照射して光硬化性樹脂6を硬
化させるようにしている。こうして、セラミック基板1
と半導体装置2との間隙部の全てに光硬化性樹脂6が充
填された実装形態が得られるのである。
【0004】
【発明が解決しようとする課題】上述のように、接着剤
を用いて配線基板上に半導体装置をフェイスダウン接続
する方法によって実装された半導体装置は、接着剤によ
って完全に封止されている。そのために、実装後の電気
的テストによって半導体装置不良が発見されて半導体装
置の交換(所謂、リペア)を実施する際には、隣接する半
導体装置を封止している接着剤等への影響や接着剤残渣
の除去や配線基板の損傷等を考慮する必要があり、リペ
アが非常に困難であるという問題がある。
を用いて配線基板上に半導体装置をフェイスダウン接続
する方法によって実装された半導体装置は、接着剤によ
って完全に封止されている。そのために、実装後の電気
的テストによって半導体装置不良が発見されて半導体装
置の交換(所謂、リペア)を実施する際には、隣接する半
導体装置を封止している接着剤等への影響や接着剤残渣
の除去や配線基板の損傷等を考慮する必要があり、リペ
アが非常に困難であるという問題がある。
【0005】そこで、この発明の目的は、リペアを容易
にする半導体装置の接続方法を提供することにある。
にする半導体装置の接続方法を提供することにある。
【0006】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体装置の接続方法は、半導体装置上
の電極と配線基板上の電極のうち少なくとも一方の上に
少なくとも表面層が電気伝導性を有する介在物を設け、
この介在物を介して上記配線基板上に上記半導体装置を
接着剤によってフェイスダウンで加圧接続する半導体装
置の接続方法であって、上記半導体装置および配線基板
のいずれか一方における電極側の表面の上記半導体装置
の表面より狭い領域に、上記半導体装置を配線基板上に
接続した際に上記半導体装置と配線基板とが対向してい
る面積よりも小さな領域を覆うだけの量の接着剤を供給
し、上記半導体装置を配線基板上にフェイスダウンで加
圧接触させ、上記接着剤を硬化させて上記半導体装置を
配線基板上に接続し、その後上記半導体装置と配線基板
との間隙部における残りの全ての領域にも接着剤を供給
して硬化させることを特徴としている。
め、この発明の半導体装置の接続方法は、半導体装置上
の電極と配線基板上の電極のうち少なくとも一方の上に
少なくとも表面層が電気伝導性を有する介在物を設け、
この介在物を介して上記配線基板上に上記半導体装置を
接着剤によってフェイスダウンで加圧接続する半導体装
置の接続方法であって、上記半導体装置および配線基板
のいずれか一方における電極側の表面の上記半導体装置
の表面より狭い領域に、上記半導体装置を配線基板上に
接続した際に上記半導体装置と配線基板とが対向してい
る面積よりも小さな領域を覆うだけの量の接着剤を供給
し、上記半導体装置を配線基板上にフェイスダウンで加
圧接触させ、上記接着剤を硬化させて上記半導体装置を
配線基板上に接続し、その後上記半導体装置と配線基板
との間隙部における残りの全ての領域にも接着剤を供給
して硬化させることを特徴としている。
【0007】
【実施例】以下、この発明を図示の実施例により詳細に
説明する。図1乃至図3は、本実施例に係る半導体装置
の接続過程を示す断面図である。以下、図1乃至図3に
従って、本実施例の半導体装置の接続方法について説明
する。
説明する。図1乃至図3は、本実施例に係る半導体装置
の接続過程を示す断面図である。以下、図1乃至図3に
従って、本実施例の半導体装置の接続方法について説明
する。
【0008】先ず、図1に示すように、トランジスタや
ダイオードやキャパシタ等の能動素子や受動素子を作り
込んだシリコンチップ等の半導体装置11の表面に形成
された入出力電極12に、ガラス基板上の配線電極との
電気的接続を得るための介在物としての微小粒子(図1
においては省略)を設ける。この微小粒子は、種々の既
知の方法(例えば、新ほか“第6回国際マイクロエレク
トロニクス会議報告(Proceedings of the 6th Internat
ional Microelectronics Conference)"(1990)p.190に
記載の方法)によって、例えば以下のように設ける。
ダイオードやキャパシタ等の能動素子や受動素子を作り
込んだシリコンチップ等の半導体装置11の表面に形成
された入出力電極12に、ガラス基板上の配線電極との
電気的接続を得るための介在物としての微小粒子(図1
においては省略)を設ける。この微小粒子は、種々の既
知の方法(例えば、新ほか“第6回国際マイクロエレク
トロニクス会議報告(Proceedings of the 6th Internat
ional Microelectronics Conference)"(1990)p.190に
記載の方法)によって、例えば以下のように設ける。
【0009】図4は上記半導体装置11の入出力電極1
2付近の拡大断面図である。上記入出力電極12はAu/
Ti-W/Al-Si(最上層がAu)から成り、その周囲が窒
化シリコン等の絶縁膜13で保護されている。そして、
この入出力電極12の開口部上に複数の微小粒子14が
載置される。この微小粒子14は例えば図5に示すよう
な構造を有している。すなわち、高分子をコアとする直
径10μmの球15にAuメッキ16が施してあり、導電
性を有するようになっている。
2付近の拡大断面図である。上記入出力電極12はAu/
Ti-W/Al-Si(最上層がAu)から成り、その周囲が窒
化シリコン等の絶縁膜13で保護されている。そして、
この入出力電極12の開口部上に複数の微小粒子14が
載置される。この微小粒子14は例えば図5に示すよう
な構造を有している。すなわち、高分子をコアとする直
径10μmの球15にAuメッキ16が施してあり、導電
性を有するようになっている。
【0010】次に、上記半導体装置11の入出力電極1
2側の表面に光硬化性接着剤17を供給する。その際に
おける光硬化性接着剤17は、例えば半導体装置11を
液晶セルのガラス基板上に実装する場合には、半導体装
置11と上記ガラス基板との間隙部の全領域に渡って拡
がらずに半導体装置11とガラス基板とを電気的かつ機
械的に接続できる程度の量をマイクロディスペンサで供
給するのである。
2側の表面に光硬化性接着剤17を供給する。その際に
おける光硬化性接着剤17は、例えば半導体装置11を
液晶セルのガラス基板上に実装する場合には、半導体装
置11と上記ガラス基板との間隙部の全領域に渡って拡
がらずに半導体装置11とガラス基板とを電気的かつ機
械的に接続できる程度の量をマイクロディスペンサで供
給するのである。
【0011】そうした後、図2に示すように、予め樹脂
22で液晶21を封止して成る液晶セル20のガラス基
板18上の配線電極19と接続すべき半導体装置11の
入出力電極12とを対向させて、半導体装置11の位置
合わせを行う。そして、上記半導体装置11の入出力電
極12上の微小粒子14をガラス基板18上の配線電極
19に加圧接触させて、ガラス基板18の裏面から紫外
線を照射する。こうして、紫外線によって上記光硬化性
接着剤17を硬化させるのである。この段階で、半導体
装置11とガラス基板18とは微小粒子14を介して電
気的かつ機械的に接続された状態、つまり仮止め状態に
なる。
22で液晶21を封止して成る液晶セル20のガラス基
板18上の配線電極19と接続すべき半導体装置11の
入出力電極12とを対向させて、半導体装置11の位置
合わせを行う。そして、上記半導体装置11の入出力電
極12上の微小粒子14をガラス基板18上の配線電極
19に加圧接触させて、ガラス基板18の裏面から紫外
線を照射する。こうして、紫外線によって上記光硬化性
接着剤17を硬化させるのである。この段階で、半導体
装置11とガラス基板18とは微小粒子14を介して電
気的かつ機械的に接続された状態、つまり仮止め状態に
なる。
【0012】しかる後に、上記仮止め状態における半導
体装置11とガラス基板18の接続部の電気的テストを
行う。その結果、もし上記半導体装置11が不良半導体
装置であることや接続不良があることが判明してリペア
の必要性が生じた場合には、適当な方法によって半導体
装置11を取り外す。その際に、半導体装置11は少量
の光硬化性接着剤17によって仮止めされているだけな
ので接着面積が小さく、隣接して設けられている液晶セ
ル20やガラス基板18に悪影響を及ぼしたり接着剤残
渣が生じたりすることなく、非常に簡単に半導体装置1
1を取り外すことができるのである。
体装置11とガラス基板18の接続部の電気的テストを
行う。その結果、もし上記半導体装置11が不良半導体
装置であることや接続不良があることが判明してリペア
の必要性が生じた場合には、適当な方法によって半導体
装置11を取り外す。その際に、半導体装置11は少量
の光硬化性接着剤17によって仮止めされているだけな
ので接着面積が小さく、隣接して設けられている液晶セ
ル20やガラス基板18に悪影響を及ぼしたり接着剤残
渣が生じたりすることなく、非常に簡単に半導体装置1
1を取り外すことができるのである。
【0013】その後、改めて良好な特性を有する半導体
装置を上述と同じ方法によって同じ配線電極19に仮止
めする。そして、再度電気的テストを実施するのであ
る。以下、このことを、良好な電気的テスト結果を得る
まで繰り返す。
装置を上述と同じ方法によって同じ配線電極19に仮止
めする。そして、再度電気的テストを実施するのであ
る。以下、このことを、良好な電気的テスト結果を得る
まで繰り返す。
【0014】そして、例えば、上記電気的テストによっ
て半導体装置に不良箇所がないことが判明した場合に
は、図3に示すように、正常な半導体装置23とガラス
基板18との間隙部の残りの領域の全てにも光硬化性接
着剤17をディスペンサで供給し、紫外線を照射して光
硬化性接着剤17を硬化させる。こうして、半導体装置
23はガラス基板18上に完全に封止され、半導体装置
23の入出力電極24に取り付けられた微小粒子25と
ガラス基板18上の配線電極19とは電気的にかつ機械
的に完全に接続されるのである。
て半導体装置に不良箇所がないことが判明した場合に
は、図3に示すように、正常な半導体装置23とガラス
基板18との間隙部の残りの領域の全てにも光硬化性接
着剤17をディスペンサで供給し、紫外線を照射して光
硬化性接着剤17を硬化させる。こうして、半導体装置
23はガラス基板18上に完全に封止され、半導体装置
23の入出力電極24に取り付けられた微小粒子25と
ガラス基板18上の配線電極19とは電気的にかつ機械
的に完全に接続されるのである。
【0015】このように、本実施例においては、半導体
装置11をガラス基板18上に少量の光硬化性接着剤1
7で仮止めして電気的テストを実施するようにしたの
で、半導体装置11が不良である場合には、隣接する液
晶セル20やガラス基板18に対する影響や接着剤残渣
の除去等に対する配慮の必要がなく、容易にリペアを実
施できる。また、上記電気的テストの結果不都合がなけ
れば、正常な半導体装置23とガラス基板18との間隙
部を全て光硬化性接着剤17で埋め尽くすので、半導体
装置23は光硬化性接着剤17で完全に封止され、半導
体装置23の入出力電極24とガラス基板18の配線電
極19とは微小粒子25を介して電気的および機械的に
完全に接続される。
装置11をガラス基板18上に少量の光硬化性接着剤1
7で仮止めして電気的テストを実施するようにしたの
で、半導体装置11が不良である場合には、隣接する液
晶セル20やガラス基板18に対する影響や接着剤残渣
の除去等に対する配慮の必要がなく、容易にリペアを実
施できる。また、上記電気的テストの結果不都合がなけ
れば、正常な半導体装置23とガラス基板18との間隙
部を全て光硬化性接着剤17で埋め尽くすので、半導体
装置23は光硬化性接着剤17で完全に封止され、半導
体装置23の入出力電極24とガラス基板18の配線電
極19とは微小粒子25を介して電気的および機械的に
完全に接続される。
【0016】上記半導体装置11,23の入出力電極1
2,24側の表面に仮止め用の光硬化性接着剤17を供
給する際は、その滴下量が上述のように半導体装置1
1,23とガラス基板18との間隙部全体に拡がらない
程度であればよく、その滴下位置は特に限定するもので
はない。但し、入出力電極12,24の箇所は避けたほ
うがよいことは言うまでもない。上記実施例において
は、仮止め用の光硬化性接着剤17を半導体装置11,
23側に供給しているが、ガラス基板18側に供給して
も何等差し支えない。
2,24側の表面に仮止め用の光硬化性接着剤17を供
給する際は、その滴下量が上述のように半導体装置1
1,23とガラス基板18との間隙部全体に拡がらない
程度であればよく、その滴下位置は特に限定するもので
はない。但し、入出力電極12,24の箇所は避けたほ
うがよいことは言うまでもない。上記実施例において
は、仮止め用の光硬化性接着剤17を半導体装置11,
23側に供給しているが、ガラス基板18側に供給して
も何等差し支えない。
【0017】上記半導体装置11,23としては、上述
のシリコンチップの他に、GaAsやInP等の化合物半
導体を用いた半導体チップであっても構わない。また、
上記種々の半導体装置が接続される配線基板としては、
上述のガラス基板18の他にプリント基板,セラミック
基板,金属ベース基板あるいはフレキシブル基板等一般
の配線基板を用いることもできる。また、上記種々の半
導体装置を種々の配線基板に接着する接着剤としては、
上記光硬化性接着剤17の他に熱硬化性接着剤を用いて
も構わない。
のシリコンチップの他に、GaAsやInP等の化合物半
導体を用いた半導体チップであっても構わない。また、
上記種々の半導体装置が接続される配線基板としては、
上述のガラス基板18の他にプリント基板,セラミック
基板,金属ベース基板あるいはフレキシブル基板等一般
の配線基板を用いることもできる。また、上記種々の半
導体装置を種々の配線基板に接着する接着剤としては、
上記光硬化性接着剤17の他に熱硬化性接着剤を用いて
も構わない。
【0018】上記実施例においては、高分子をコアとす
る球15の表面にAuメッキ16を施した微小粒子14
を半導体装置11上の入出力電極12と配線基板上の配
線電極19とを接続する介在物として用いている。しか
しながら、この発明はこれに限定されるものではなく、
金バンプや銅バンプ等のバルキーなバンプを介在物とし
て用いることができることは言うまでもない。
る球15の表面にAuメッキ16を施した微小粒子14
を半導体装置11上の入出力電極12と配線基板上の配
線電極19とを接続する介在物として用いている。しか
しながら、この発明はこれに限定されるものではなく、
金バンプや銅バンプ等のバルキーなバンプを介在物とし
て用いることができることは言うまでもない。
【0019】
【発明の効果】以上より明らかなように、この発明の半
導体装置の接続方法は、半導体装置あるいは配線基板の
いずれか一方における電極側の表面の上記半導体装置の
表面より狭い領域に接着剤を供給して、上記半導体装置
を配線基板上に接続して仮止めし、その後上記半導体装
置と配線基板との間隙部における残りの全ての領域に接
着剤を供給して上記半導体装置を完全に封止するように
したので、仮止めの状態で電気的テストを実施すること
ができる。しかも、上記仮止め状態での接着剤による接
着面積は上記半導体装置の接続面積よりもかなり小さい
ので、従来の接続方法よりも小さな力で上記半導体装置
を除去できる。したがって、この発明によればリペアを
容易にできるのである。
導体装置の接続方法は、半導体装置あるいは配線基板の
いずれか一方における電極側の表面の上記半導体装置の
表面より狭い領域に接着剤を供給して、上記半導体装置
を配線基板上に接続して仮止めし、その後上記半導体装
置と配線基板との間隙部における残りの全ての領域に接
着剤を供給して上記半導体装置を完全に封止するように
したので、仮止めの状態で電気的テストを実施すること
ができる。しかも、上記仮止め状態での接着剤による接
着面積は上記半導体装置の接続面積よりもかなり小さい
ので、従来の接続方法よりも小さな力で上記半導体装置
を除去できる。したがって、この発明によればリペアを
容易にできるのである。
【図1】この発明の半導体装置の接続方法における第1
段階での光硬化性接着剤の供給状態を示す図である。
段階での光硬化性接着剤の供給状態を示す図である。
【図2】半導体装置を仮止めした状態を示す図である。
【図3】半導体装置の接続工程が終了した状態を示す図
である。
である。
【図4】半導体装置の入出力電極付近の拡大断面図であ
る。
る。
【図5】微小粒子の構造を示す図である。
【図6】従来の半導体装置の接続方法によってセラミッ
ク基板上に半導体装置を接続した状態を示す図である。
ク基板上に半導体装置を接続した状態を示す図である。
11,23…半導体装置、 12,24…入
出力電極、14,25…微小粒子、 17
…光硬化性接着剤、18…ガラス基板、
19…配線電極、20…液晶セル。
出力電極、14,25…微小粒子、 17
…光硬化性接着剤、18…ガラス基板、
19…配線電極、20…液晶セル。
Claims (1)
- 【請求項1】 半導体装置上の電極と配線基板上の電極
のうち少なくとも一方の上に少なくとも表面層が電気伝
導性を有する介在物を設け、この介在物を介して上記配
線基板上に上記半導体装置を接着剤によってフェイスダ
ウンで加圧接続する半導体装置の接続方法であって、 上記半導体装置および配線基板のいずれか一方における
電極側の表面の上記半導体装置の表面より狭い領域に、
上記半導体装置を配線基板上に接続した際に上記半導体
装置と配線基板とが対向している面積よりも小さな領域
を覆うだけの量の接着剤を供給し、 上記半導体装置を配線基板上にフェイスダウンで加圧接
触させ、上記接着剤を硬化させて上記半導体装置を配線
基板上に接続し、 その後、上記半導体装置と配線基板との間隙部における
残りの全ての領域にも接着剤を供給して硬化させること
を特徴とする半導体装置の接続方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6226692A JP2723747B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体装置の接続方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6226692A JP2723747B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体装置の接続方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05267390A JPH05267390A (ja) | 1993-10-15 |
JP2723747B2 true JP2723747B2 (ja) | 1998-03-09 |
Family
ID=13195177
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6226692A Expired - Fee Related JP2723747B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体装置の接続方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2723747B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3284262B2 (ja) | 1996-09-05 | 2002-05-20 | セイコーエプソン株式会社 | 液晶表示装置及びそれを用いた電子機器 |
-
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- 1992-03-18 JP JP6226692A patent/JP2723747B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH05267390A (ja) | 1993-10-15 |
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