JP2717198B2 - Method of forming bumps on printed wiring board - Google Patents
Method of forming bumps on printed wiring boardInfo
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、プリント配線板側に形成されて電子部品を
実装するに際して使用されるバンプに関し、特に電子部
品が所謂フリップチップ等の表面実装用部品である場合
に適したバンプの形成方法に関するものである。Description: TECHNICAL FIELD The present invention relates to a bump formed on a printed wiring board and used for mounting an electronic component, and more particularly to a bump for mounting an electronic component on a surface such as a so-called flip chip. The present invention relates to a method for forming a bump suitable for a component.
（従来の技術） フリップチップ等の表面実装用電子部品は、その下面
に形成したバンプ等の外部接続端子部を、これが実装さ
れるべきプリント配線板側のバンプと一対一で突き合わ
せて、加熱炉内等でこれら両バンプを溶融することによ
り、プリント配線に実装されるものである。この種の表
面実装用電子部品は、近年その高集積化が急速に進み、
外部接続端子部であるバンプの数も増大してきており、
これに伴って各バンプ間の距離も非常に短くなってきて
いる。従って、プリント配線板側のバンプにおいてもそ
の数が増大し、各バンプ間の距離も短くなってきている
のである。(Prior Art) A surface mounting electronic component such as a flip chip is formed by abutting an external connection terminal portion such as a bump formed on the lower surface thereof one-to-one with a bump on a printed wiring board side on which the component is to be mounted. By melting these two bumps inside or the like, they are mounted on the printed wiring. In recent years, this type of surface mount electronic components has been rapidly becoming highly integrated,
The number of bumps that are external connection terminals is also increasing,
Along with this, the distance between each bump has also become very short. Therefore, the number of bumps on the printed wiring board side is increasing, and the distance between the bumps is becoming shorter.
ところで、プリント配線板側のバンプは、一般に導体
回路の一部にメッキを施して形成されるものであるが、
この導体回路のバンプを形成すべき部分に、第６図に示
すような大きさの違いがあったり、あるいは導体回路の
長さが異っていると、第７図に示すようにバンプの高さ
に違いが発生する。これは、各導体回路のバンプが形成
されるべき部分のメッキを施す際の導通抵抗にバラつき
が生ずるためである。もし、プリント配線板側の各バン
プの高さにこのような違いがあると、第８図に示すよう
に、表面実装用電子部品のバンプをプリント配線板側の
各バンプに対応させて実装しようとする場合、各バンプ
を確実に接続することが困難となるのである。By the way, the bumps on the printed wiring board side are generally formed by plating a part of a conductor circuit.
If there is a difference in the size of the conductor circuit where the bump is to be formed as shown in FIG. 6 or if the length of the conductor circuit is different, the height of the bump as shown in FIG. There is a difference. This is because variation occurs in conduction resistance when plating a portion of each conductor circuit where a bump is to be formed. If there is such a difference in the height of each bump on the printed wiring board side, as shown in FIG. 8, mount the bumps of the electronic component for surface mounting so as to correspond to the bumps on the printed wiring board side. In this case, it is difficult to reliably connect the bumps.
これに対処するために、例えば、特公昭60−41855号
公報において提案されているような、 「回路基板上の回路パターンを少なくともICチップ実装
部を覆うようにソルダーレジストを設けて前記ICチップ
実装部には実装さるべきICチップの半田バンプの各々と
対応する位置に前記ソルダーレジストに小穴を設けかつ
該小穴の底部に露出した前記回路パターン面にも半田バ
ンプを形成し、前記ICチップの半田バンプと前記回路パ
ターン面の半田バンプとを各々突き合わせ接合してギャ
ングボンディングしたことを特徴とするIC実装構造」 を採用することも考えられるが、この構造だとプリント
配線板側の各バンプの間隔を設定することはできても、
その高さを制御することは難しいものとなっている。従
ってこの従来技術は、前述した問題を確実に解決するも
のではないものと考えられる。In order to cope with this, for example, as disclosed in Japanese Patent Publication No. 60-41855, a circuit pattern on a circuit board is provided with a solder resist so as to cover at least an IC chip mounting portion. A small hole is formed in the solder resist at a position corresponding to each of the solder bumps of the IC chip to be mounted, and a solder bump is also formed on the circuit pattern surface exposed at the bottom of the small hole. It is also conceivable to adopt an IC mounting structure characterized in that the bumps and the solder bumps on the circuit pattern surface are butt-bonded and gang-bonded. Can be set,
It is difficult to control its height. Therefore, it is considered that this conventional technique does not surely solve the above-mentioned problem.
（発明が解決しようとする課題） 本発明は以上の実状に鑑みなされたもので、その解決
しようとする課題は、プリント配線板側のバンプの高さ
の違いである。(Problem to be Solved by the Invention) The present invention has been made in view of the above situation, and a problem to be solved is a difference in height of bumps on the printed wiring board side.
そして、本発明の目的するところは、表面実装用の電
子部品を実装すべきプリント配線板側の各バンプを、そ
の各高さが均一となるように形成することのできる方法
を提供することにある。It is an object of the present invention to provide a method capable of forming each bump on a printed wiring board side on which an electronic component for surface mounting is to be mounted so that each bump has a uniform height. is there.
（課題を解決するための手段及び作用） 以上の課題を解決するために本発明の採った手段は、
実施例において使用する符号を付して説明すると、 「プリント配線板（10）に対して電子部品を実装するた
めに、このプリント配線板（10）上に設けられるべきバ
ンプ（20）を次の各工程を経て形成する方法。(Means and Actions for Solving the Problems) Means taken by the present invention to solve the above problems are:
A description will be given with reference numerals used in the embodiment. "In order to mount electronic components on the printed wiring board (10), the bumps (20) to be provided on the printed wiring board (10) are as follows. A method of forming through each process.
（イ）絶縁基板（11）に形成した導体層（12a）上のバ
ンプ（20）およびスルーホール（16）を含む導体回路
（12）に該当する部分に第一メッキ（13）を施す工程； （ロ）この第一メッキ（13）を含む導体層（12a）の全
面にバンプ（20）として必要な厚さの第二メッキ（14）
を施す工程； （ハ）この第二メッキ（14）上であって少なくともバン
プ（20）となる部分にエッチングマスク（15）を施した
後、第二メッキ（14）及び導体層（12a）をエッチング
してから、エッチングマスク（15）を剥離する工程」 である。(A) applying a first plating (13) to a portion corresponding to a conductor circuit (12) including a bump (20) and a through hole (16) on a conductor layer (12a) formed on an insulating substrate (11); (B) The second plating (14) of the required thickness as a bump (20) on the entire surface of the conductor layer (12a) including the first plating (13)
(C) After applying an etching mask (15) on at least a portion of the second plating (14) that will become the bump (20), the second plating (14) and the conductor layer (12a) are removed. Step of stripping the etching mask (15) after etching ”.
すなわち、本発明に係る方法においては、第１図に示
すように、まず（イ）絶縁基板（11）に形成した導体層
（12a）上のバンプ（20）およびスルーホール（16）を
含む導体回路（12）に該当する部分に第一メッキ（13）
を施すことが必要である。このように、絶縁基板（11）
の導体層（12a）上に第一メッキ（13）を形成する必要
があるのは、この第一メッキ（13）に、導体層（12a）
に対するエッチングレジストとして役割を果させるため
である。また、この第一メッキ（13）は、他の目的のた
めに他の部分に同時に形成しておいてもよいことは当然
である。That is, in the method according to the present invention, as shown in FIG. 1, (a) a conductor including a bump (20) and a through hole (16) on a conductor layer (12a) formed on an insulating substrate (11). First plating (13) on the part corresponding to the circuit (12)
It is necessary to apply. Thus, the insulating substrate (11)
The reason why the first plating (13) needs to be formed on the conductor layer (12a) is that the conductor layer (12a)
This is because it can serve as an etching resist for the film. Further, it is natural that the first plating (13) may be simultaneously formed in another portion for another purpose.
次いで、第２図に示すように、（ロ）この第一メッキ
（13）を含む導体層の全面にバンプ（20）として必要な
厚さの第二メッキ（14）を施すことが必要である。この
第二メッキ（14）によって、各バンプ（20）として必要
な一定高さを確保するためである。勿論、この第二メッ
キ（14）は、各バンプ（20）を構成するためのものであ
るから、これを、本来は第一メッキ（13）上にのみ形成
すれば十分であるが、各バンプの高さが均一となるよう
に形成するために第一メッキ（13）を含む導体層の全面
に第二メッキ（14）を施すのである。Next, as shown in FIG. 2, (b) it is necessary to apply a second plating (14) having a necessary thickness as a bump (20) to the entire surface of the conductor layer including the first plating (13). . This is because the second plating (14) secures a constant height required for each bump (20). Needless to say, since the second plating (14) is for forming each bump (20), it is sufficient to form the second plating (14) only on the first plating (13). The second plating (14) is applied to the entire surface of the conductor layer including the first plating (13) in order to form a uniform height.
そして、第３図に示すように（ハ）この第二メッキ
（14）上であって少なくともバンプ（20）となる部分に
エッチングマスク（15）を施した後、第４図に示すよう
に、第二メッキ（14）及び導体層（12a）をエッチング
し、不要となったエッチングマスク（15）を剥離するの
である。これにより、それまで連続していた導体層（12
a）が分割されて導体回路（12）となるとともに、この
導体回路（12）の上には第一メッキ（13）及び第二メッ
キ（14）からなるバンプ（20）が形成されるのである。
しかも、各第一メッキ（13）及び第二メッキ（14）の厚
さはどの部分においても一定であるから、これによって
形成された各バンプ（20）の高さも同一となっている。Then, as shown in FIG. 3 (c), after applying an etching mask (15) to at least a portion to be the bump (20) on the second plating (14), as shown in FIG. The second plating (14) and the conductor layer (12a) are etched to remove the unnecessary etching mask (15). As a result, the conductor layer (12
a) is divided into a conductor circuit (12), and a bump (20) composed of a first plating (13) and a second plating (14) is formed on the conductor circuit (12). .
In addition, since the thickness of each of the first plating (13) and the second plating (14) is constant in any part, the height of each bump (20) formed by this is the same.
（実施例） 次に、本発明を実施例に従って詳細に説明する。(Examples) Next, the present invention will be described in detail according to examples.
まず、銅張層板に対して第４図に示したスルーホール
（16）となるべき穴明けを施してこれに銅メッキを施
す。このようにしたものが、絶縁基板（11）に導体層
（12a）を形成したものであり、本実施例においては銅
層が導体層（12a）となっている。従って、この導体層
（12a）は後工程のエッチングによって導体回路（12）
となるものであるから、微細エッチングによって微細な
導体回路（12）が形成できるもの、すなわち比較的薄く
形成されたものである必要がある。First, a hole to be a through hole (16) shown in FIG. 4 is formed in the copper clad layer plate, and copper plating is performed on the hole. In this way, the conductor layer (12a) is formed on the insulating substrate (11), and in this embodiment, the copper layer is the conductor layer (12a). Therefore, this conductor layer (12a) is etched by a later process to form the conductor circuit (12).
Therefore, it is necessary that the fine conductive circuit (12) can be formed by fine etching, that is, the conductive circuit (12) is formed to be relatively thin.
このように絶縁基板（11）上に形成した導体層（12
a）に対して、導体回路（12）のパターンとは逆のパタ
ーンのメッキマスクを形成し、このメッキマスクから露
出している部分に対してニッケル／金メッキを施してこ
れを第一メッキ（13）とする。その後、不要となったメ
ッキマスクを剥離して第１図に示したようなものにする
のである。The conductor layer (12) thus formed on the insulating substrate (11)
For (a), a plating mask having a pattern opposite to that of the conductor circuit (12) is formed, and nickel / gold plating is applied to a portion exposed from the plating mask, and this is plated with the first plating (13 ). Thereafter, the unnecessary plating mask is peeled off to obtain the one shown in FIG.
ここで形成される第一メッキ（13）は、導体層（12
a）に対するエッチングレジストとして役割を果すもの
であるため、本実施例の第一メッキ（13）を構成してい
るニッケル及び金の厚さはそれぞれ５μｍ、0.05〜１μ
ｍ程度のものである。勿論、この第一メッキ（13）とし
ては、バンプ（20）となるべき部分およびスルーホール
（16）を含む導体回路（12）に形成する必要がある。The first plating (13) formed here is a conductor layer (12
Since it serves as an etching resist for a), the thicknesses of nickel and gold constituting the first plating (13) of this embodiment are 5 μm and 0.05 to 1 μm, respectively.
m. Of course, it is necessary to form the first plating (13) on a conductor circuit (12) including a portion to be a bump (20) and a through hole (16).
次に、第２図に示したように、上記のように形成した
ものの表面全体にパネルメッキによって銅からなる第二
メッキ（14）を形成する。この第二メッキ（14）は各バ
ンプ（20）の主たる部分を形成するものであるから、バ
ンプ（20）として必要な高さ分の厚さを有するものとし
て形成する必要があり、本実施例においては、50〜100
μｍの厚さのものとした。この第二メッキ（14）はパネ
ルメッキにより全体をメッキする形で形成されるため、
その高さが均一なものとなっている。なお、導体層（12
a）上には部分的に第一メッキ（13）が形成されている
が、この第一メッキ（13）の厚さは、前述したようにせ
いぜい5.05μｍ〜６μｍの範囲のものであって、第二メ
ッキ（14）の厚さに較べれば無視できる範囲のものであ
り、第二メッキ（14）の厚さの均一化を阻害する程のも
のではない。Next, as shown in FIG. 2, a second plating (14) made of copper is formed on the entire surface of the thus formed one by panel plating. Since the second plating (14) forms a main portion of each bump (20), it is necessary to form the second plating (14) as having a thickness corresponding to the height required for the bump (20). In, 50-100
The thickness was μm. Since this second plating (14) is formed by plating the whole by panel plating,
Its height is uniform. The conductor layer (12
a) The first plating (13) is partially formed on the upper part, and the thickness of the first plating (13) is in the range of at most 5.05 μm to 6 μm as described above, Compared with the thickness of the second plating (14), it is in a range that can be ignored, and is not enough to hinder the uniformity of the thickness of the second plating (14).
その後、第３図に示したように、第二メッキ（14）上
のバンプ（20）となるべき部分を覆うエッチングマスク
（15）を形成し、これを介して第二メッキ（14）及び導
体層（12a）をエッチングするのである。そして、不要
となったエッチングマスク（15）を剥離することによ
り、第４図に示したような均一な高さのバンプ（20）を
有するプリント配線板（10）が形成できるのである。こ
のように形成したプリン配線板（10）の各バンプ（20）
においては、その高さが全て均一であった。Thereafter, as shown in FIG. 3, an etching mask (15) is formed to cover a portion to become a bump (20) on the second plating (14). The layer (12a) is etched. Then, by removing the unnecessary etching mask (15), a printed wiring board (10) having bumps (20) having a uniform height as shown in FIG. 4 can be formed. Each bump (20) of the pudding wiring board (10) thus formed
, The heights were all uniform.
このように形成したプリント配線板（10）に対して
は、第５図に示すように、スルーホール（16）上やバン
プ（20）が形成されていない導体回路（12）上等にソル
ダーレジスト被膜（18）を形成するとともに、必要に応
じて各バンプ（20）に対して半田を施し、必要に応じて
他の部分にニッケル／金等の第三メッキ（17）を施す。
このようにした場合には、バンプ（20）以外でニッケル
／金メッキが施された部分においてワイヤーボンディン
グができ、一方各バンプ（20）において表面実装用の電
子部品の接続ができるのである。すなわち、一つのプリ
ント配線板（10）において複数種類の接続方法を採用す
ることができる。For the printed wiring board (10) formed in this way, as shown in FIG. 5, a solder resist is formed on the through-hole (16) or the conductor circuit (12) where no bump (20) is formed. A coating (18) is formed, solder is applied to each bump (20) as necessary, and a third plating (17) of nickel / gold or the like is applied to other portions as necessary.
In this case, wire bonding can be performed on the nickel / gold-plated portions other than the bumps (20), while electronic components for surface mounting can be connected on each bump (20). That is, a plurality of types of connection methods can be adopted in one printed wiring board (10).
（発明の効果） 以上詳述した通り、本発明においては、上記実施例に
て例示した如く、 「（イ）絶縁基板（11）に形成した導体層（12a）上の
バンプ（20）およびスルーホール（16）を含む導体回路
（12）に該当する部分に第一メッキ（13）を施す工程； （ロ）この第一メッキ（13）を含む導体層（12a）の全
面にバンプ（20）として必要な厚さの第二メッキ（14）
を施す工程； （ハ）この第二メッキ（14）上であって少なくともバン
プ（20）となる部分にエッチングマスク（15）を施した
後、第二メッキ（14）及び導体層（12a）をエッチング
してから、エッチングマスク（15）を剥離する工程」 により、バンプ（20）を有するプリント配線板（10）を
形成するようにしたことにその特徴があり、これによ
り、表面実装用の電子部品を実装すべきプリント配線板
（10）側の各バンプ（20）を、その各高さが均一となる
ように形成することのできる方法を提供することができ
るのである。(Effect of the Invention) As described in detail above, in the present invention, as exemplified in the above embodiment, "(a) the bump (20) and the through-hole on the conductor layer (12a) formed on the insulating substrate (11) Applying a first plating (13) to a portion corresponding to the conductor circuit (12) including the hole (16); (b) bumps (20) on the entire surface of the conductor layer (12a) including the first plating (13) Second plating of required thickness (14)
(C) After applying an etching mask (15) on at least a portion of the second plating (14) that will become the bump (20), the second plating (14) and the conductor layer (12a) are removed. The process is characterized in that a printed wiring board (10) having bumps (20) is formed by a process of removing the etching mask (15) after etching. It is possible to provide a method in which each bump (20) on the printed wiring board (10) side on which a component is to be mounted can be formed so that its height is uniform.
第１図〜第４図は本発明に係る方法を順を追って示すも
のであり、第１図は絶縁基板の導体層上に第一メッキを
施した状態の部分拡大断面図、第２図は全体に第二メッ
キを施した状態の部分拡大断面図、第３図は第二メッキ
上にエッチングマスクを施した状態の部分拡大断面図、
第４図は完成したバンプを有するプリント配線板の部分
拡大断面図、第５図は更に第三メッキを施した状態の部
分拡大断面図である。 第６図〜第８図は従来の技術を示すものであり、第６図
は太さ等が異なる導体回路の先端にバンプを形成した場
合の部分拡大平面図、第７図は第６図の断面図、第８図
は従来のバンプを介して表面実装用電子部品を実装する
状態を示した部分拡大断面図である。 符号の説明 10……プリント配線板、11……絶縁基板、12……導体回
路、12a……導体層、13……第一メッキ、14……第二メ
ッキ、15……エッチングマスク、16……スルーホール、
20……バンプ。1 to 4 show a method according to the present invention in order, FIG. 1 is a partially enlarged sectional view showing a state where a first plating is applied on a conductor layer of an insulating substrate, and FIG. FIG. 3 is a partially enlarged cross-sectional view showing a state in which an entire surface is subjected to a second plating, and FIG.
FIG. 4 is a partially enlarged cross-sectional view of a printed wiring board having a completed bump, and FIG. 5 is a partially enlarged cross-sectional view of a state where third plating has been further performed. 6 to 8 show the prior art, FIG. 6 is a partially enlarged plan view when bumps are formed at the tips of conductor circuits having different thicknesses and the like, and FIG. 7 is a plan view of FIG. FIG. 8 is a partially enlarged cross-sectional view showing a state in which a surface mounting electronic component is mounted via a conventional bump. EXPLANATION OF SYMBOLS 10: printed wiring board, 11: insulating substrate, 12: conductive circuit, 12a: conductive layer, 13: first plating, 14: second plating, 15: etching mask, 16 ... … Through hole,
20 …… bump.
Claims (1)
るために、このプリント配線板上に設けられるべきバン
プを次の各工程を経て形成する方法。 （イ）絶縁基板に形成した導体層上の前記バンプおよび
スルーホールを含む導体回路に該当する部分に第一メッ
キを施す工程； （ロ）この第一メッキを含む導体層の全面に前記バンプ
として必要な厚さの第二メッキを施す工程； （ハ）この第二メッキ上であって少なくとも前記バンプ
となる部分にエッチングマスクを施した後、前記第二メ
ッキ及び導体層をエッチングしてから、前記エッチング
マスクを剥離する工程。1. A method of forming a bump to be provided on a printed wiring board through the following steps in order to mount an electronic component on the printed wiring board. (A) applying a first plating to a portion corresponding to the conductor circuit including the bump and the through hole on the conductor layer formed on the insulating substrate; (b) forming the bump on the entire surface of the conductor layer including the first plating (C) applying an etching mask on the second plating and at least a portion to be the bump, and then etching the second plating and the conductor layer; Removing the etching mask.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1086559A JP2717198B2 (en) | 1989-04-05 | 1989-04-05 | Method of forming bumps on printed wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1086559A JP2717198B2 (en) | 1989-04-05 | 1989-04-05 | Method of forming bumps on printed wiring board |
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Family
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- 1989-04-05 JP JP1086559A patent/JP2717198B2/en not_active Expired - Lifetime
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