JP2715940B2 - 論理ゲートおよびこの論理ゲートを利用したフィールド・プログラマブル・ゲートアレイ - Google Patents
論理ゲートおよびこの論理ゲートを利用したフィールド・プログラマブル・ゲートアレイInfo
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- JP2715940B2 JP2715940B2 JP6276190A JP27619094A JP2715940B2 JP 2715940 B2 JP2715940 B2 JP 2715940B2 JP 6276190 A JP6276190 A JP 6276190A JP 27619094 A JP27619094 A JP 27619094A JP 2715940 B2 JP2715940 B2 JP 2715940B2
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Description
【０００１】
【産業上の利用分野】本発明はジョセフソン接合（Ｊ
Ｊ）を用いた論理ゲートおよびこの論理ゲートを用いた
フィールド・プログラマブル・ゲートアレイに関する。
Ｊ）を用いた論理ゲートおよびこの論理ゲートを用いた
フィールド・プログラマブル・ゲートアレイに関する。
【０００２】
【従来の技術】ショセフソン接合（ＪＪ）を用いたプロ
グラマブル論理アレイは、特公昭６４−５７６８号に提
案されている。この公報には、「ＲＯＭ３はＲＯＭ３の
出力がいかなる論理関数を表現すべきかに依存して選択
的にスイッチするように前もってプログラムされた方式
でパーソナライズされたジョセフソン接合メモリ・セル
の配列から成る。」「ループ１３の各々の電流経路は複
数個のジョセフソン接合メモリ・セルを含み、これらメ
モリ・セルはゲート電流及び制御電流の両者が存在する
時にスイッチするか又はスイッチしないようにＲＯＭ３
の製造時に前もってプログラムできる。」という技術が
示されている。
グラマブル論理アレイは、特公昭６４−５７６８号に提
案されている。この公報には、「ＲＯＭ３はＲＯＭ３の
出力がいかなる論理関数を表現すべきかに依存して選択
的にスイッチするように前もってプログラムされた方式
でパーソナライズされたジョセフソン接合メモリ・セル
の配列から成る。」「ループ１３の各々の電流経路は複
数個のジョセフソン接合メモリ・セルを含み、これらメ
モリ・セルはゲート電流及び制御電流の両者が存在する
時にスイッチするか又はスイッチしないようにＲＯＭ３
の製造時に前もってプログラムできる。」という技術が
示されている。
【０００３】
【発明が解決しようとする課題】しかし、この従来技術
では、ユーザが製品の入手後その論理を変更できるもの
ではない。
では、ユーザが製品の入手後その論理を変更できるもの
ではない。
【０００４】本発明の目的は、ゲートの機能を使用時自
由に設定でき、変更できるようにした論理ゲートを提供
することにある。
由に設定でき、変更できるようにした論理ゲートを提供
することにある。
【０００５】本発明の他の目的は、ＣＭＯＳで構成され
たものと比較して超高速動作を実現するようにしたフィ
ールド・プログラマブル・ゲートアレイを提供すること
にある。
たものと比較して超高速動作を実現するようにしたフィ
ールド・プログラマブル・ゲートアレイを提供すること
にある。
【０００６】本発明の他の目的は、一枚のマスクで多様
な論理演算を可能にし、少々の不良ゲートがあっても避
けて使用できるようにしたフィールド・プログラマブル
・ゲートアレイを提供することにある。
な論理演算を可能にし、少々の不良ゲートがあっても避
けて使用できるようにしたフィールド・プログラマブル
・ゲートアレイを提供することにある。
【０００７】
【発明を解決するための手段】本発明の第１の論理ゲー
トは、入出力端子と、ノードと、このノードおよび前記
入出力端子の間の入出力電流を決定する第１の抵抗と、
前記ノードと第１の電源端子との間に接続され該第１の
電源端子と該ノードとの間を流れる主バイアス電流を決
定する第２の抵抗と、前記ノードと第２の電源端子との
間に接続され前記ノードのオン／オフ状態を決定する第
１のジョセフソン接合と、前記ノードと第３の電源端子
との間に設けられ該第３の電源端子と該ノードとの間を
流れる副バイアス電流を決定する第３の抵抗と、この第
３の抵抗と第４の電源端子との間に接続され前記副バイ
アス電流のオン／オフ状態を決定する第２のジョセフソ
ン接合と、前記第３の電源端子と前記第２のジョセフソ
ン接合との間に設けられ該第２のジョセフソン接合をバ
イアスする第４の抵抗とを含む。
トは、入出力端子と、ノードと、このノードおよび前記
入出力端子の間の入出力電流を決定する第１の抵抗と、
前記ノードと第１の電源端子との間に接続され該第１の
電源端子と該ノードとの間を流れる主バイアス電流を決
定する第２の抵抗と、前記ノードと第２の電源端子との
間に接続され前記ノードのオン／オフ状態を決定する第
１のジョセフソン接合と、前記ノードと第３の電源端子
との間に設けられ該第３の電源端子と該ノードとの間を
流れる副バイアス電流を決定する第３の抵抗と、この第
３の抵抗と第４の電源端子との間に接続され前記副バイ
アス電流のオン／オフ状態を決定する第２のジョセフソ
ン接合と、前記第３の電源端子と前記第２のジョセフソ
ン接合との間に設けられ該第２のジョセフソン接合をバ
イアスする第４の抵抗とを含む。
【０００８】本発明の第２の論理ゲートは、複数の入出
力端子と、これら複数の入出力端子のそれぞれに接続さ
れた複数の第１の抵抗と、これら複数の第１の抵抗に接
続されたノードと、このノードと第１の電圧端子との間
に設けられ該第１の電圧端子と該ノードとの間を流れる
バイアス電流の経路に設けられた第２の抵抗と、前記ノ
ードおよび第２の電源端子の間に接続されたジョセフソ
ン接合と、前記ノードと複数の第３の電源端子の各々と
の間にそれぞれ設けられ該複数の第３の電源端子と該ノ
ードとの間を流れる副バイアス電流をそれぞれ決定する
複数の第３の抵抗と、この複数の第３の抵抗の各々と第
４の電源端子との間にそれぞれ接続され前記副バイアス
電流のオン／オフ状態を決定する複数の第２のジョセフ
ソン接合と、前記複数の第３の電源端子の各々と前記複
数の第２のジョセフソン接合の各々との間に設けられ該
複数の第２のジョセフソン接合をバイアスする複数の第
４の抵抗とを含む。
力端子と、これら複数の入出力端子のそれぞれに接続さ
れた複数の第１の抵抗と、これら複数の第１の抵抗に接
続されたノードと、このノードと第１の電圧端子との間
に設けられ該第１の電圧端子と該ノードとの間を流れる
バイアス電流の経路に設けられた第２の抵抗と、前記ノ
ードおよび第２の電源端子の間に接続されたジョセフソ
ン接合と、前記ノードと複数の第３の電源端子の各々と
の間にそれぞれ設けられ該複数の第３の電源端子と該ノ
ードとの間を流れる副バイアス電流をそれぞれ決定する
複数の第３の抵抗と、この複数の第３の抵抗の各々と第
４の電源端子との間にそれぞれ接続され前記副バイアス
電流のオン／オフ状態を決定する複数の第２のジョセフ
ソン接合と、前記複数の第３の電源端子の各々と前記複
数の第２のジョセフソン接合の各々との間に設けられ該
複数の第２のジョセフソン接合をバイアスする複数の第
４の抵抗とを含む。
【０００９】本発明の第３の論理ゲートは、複数の入出
力端子と、これら複数の入出力端子のそれぞれに接続さ
れた複数の第１の抵抗と、これら複数の第１の抵抗に接
続されたノードと、このノードに流れるバイアス電流の
経路に設けられた第２の抵抗と、前記ノードおよびグラ
ンドの間に接続されたジョセフソン接合と、前記ノード
に並列に接続された複数の第４の抵抗と、これら第４の
抵抗および副バイアス端子の間に接続された複数の第３
の抵抗と、これら第３の抵抗のそれぞれおよび前記第４
の抵抗のそれぞれの中間点と副グランド端子との間に接
続される複数のジョセフソン接合とを含む。
力端子と、これら複数の入出力端子のそれぞれに接続さ
れた複数の第１の抵抗と、これら複数の第１の抵抗に接
続されたノードと、このノードに流れるバイアス電流の
経路に設けられた第２の抵抗と、前記ノードおよびグラ
ンドの間に接続されたジョセフソン接合と、前記ノード
に並列に接続された複数の第４の抵抗と、これら第４の
抵抗および副バイアス端子の間に接続された複数の第３
の抵抗と、これら第３の抵抗のそれぞれおよび前記第４
の抵抗のそれぞれの中間点と副グランド端子との間に接
続される複数のジョセフソン接合とを含む。
【００１０】本発明のフィールド・プログラマブル・ゲ
ートアレイは、第３の論理ゲートにおいて、ある論理ゲ
ートの前記入出力端子と該論理ゲートに隣接する他の論
理ゲートの直近の前記入出力端子とを接続し、ある論理
ゲートの前記副バイアス端子と該論理ゲートと同じ行に
位置する他の論理ゲートの前記副バイアス端子とを接続
し、ある論理ゲートの前記副グランド端子と該論理ゲー
トと同じ列に位置する他の論理ゲートの前記副グランド
端子とを接続することを特徴とする。
ートアレイは、第３の論理ゲートにおいて、ある論理ゲ
ートの前記入出力端子と該論理ゲートに隣接する他の論
理ゲートの直近の前記入出力端子とを接続し、ある論理
ゲートの前記副バイアス端子と該論理ゲートと同じ行に
位置する他の論理ゲートの前記副バイアス端子とを接続
し、ある論理ゲートの前記副グランド端子と該論理ゲー
トと同じ列に位置する他の論理ゲートの前記副グランド
端子とを接続することを特徴とする。
【００１１】
【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１２】図１（ａ）を参照すると、本発明の一実施
例である論理ゲート３０は、入出力端子２０〜２３およ
びノード１９の間の入出力電流を決めるための抵抗６〜
９と；ノード１９およびグランド３１の間のノード１９
のオン−オフを決めるためのジョセフソン接合１と；主
バイアス信号２４およびノード１９の間の主バイアス電
流を決めるための抵抗１０と；副バイアス信号２５〜２
８およびノード１９の間の副バイアス電流を決める抵抗
１５〜１８およびジョセフソン接合２〜５をバイアスす
るための抵抗１１〜１４と；これら抵抗１１〜１４およ
び副グランド信号２９の間に副バイアス電流をオン−オ
フするためのジョセフソン接合２〜５を含む。
例である論理ゲート３０は、入出力端子２０〜２３およ
びノード１９の間の入出力電流を決めるための抵抗６〜
９と；ノード１９およびグランド３１の間のノード１９
のオン−オフを決めるためのジョセフソン接合１と；主
バイアス信号２４およびノード１９の間の主バイアス電
流を決めるための抵抗１０と；副バイアス信号２５〜２
８およびノード１９の間の副バイアス電流を決める抵抗
１５〜１８およびジョセフソン接合２〜５をバイアスす
るための抵抗１１〜１４と；これら抵抗１１〜１４およ
び副グランド信号２９の間に副バイアス電流をオン−オ
フするためのジョセフソン接合２〜５を含む。
【００１３】次に本発明の一実施例である論理ゲート３
０の動作について図面を参照して詳細に説明する。
０の動作について図面を参照して詳細に説明する。
【００１４】図１（ａ）および（ｂ）を参照すると、副
グランド信号２９のレベルを下げて、副バイアス信号２
５〜２８に通常のバイアス信号より高いレベルを与える
ことにより、任意のジョセフソン接合２〜５を電圧状態
にすることができる。その後副バイアス信号２５〜２８
を通常のバイアス信号レベルへ、副グランド信号２９を
通常のグランドレベルへ戻して、主バイアス信号２４を
与える。
グランド信号２９のレベルを下げて、副バイアス信号２
５〜２８に通常のバイアス信号より高いレベルを与える
ことにより、任意のジョセフソン接合２〜５を電圧状態
にすることができる。その後副バイアス信号２５〜２８
を通常のバイアス信号レベルへ、副グランド信号２９を
通常のグランドレベルへ戻して、主バイアス信号２４を
与える。
【００１５】今抵抗６〜１０および１５〜１８を通る電
流がジョセフソン接合１〜５のしきい値電流の１／５と
すると、ジョセフソン接合２〜５の４個が電圧状態の時
は常にジョセフソン接合１は電圧状態となり、ジョセフ
ソン接合２−５の３個が電圧状態の場合は、入出力信号
２０〜２３のレベルのうち１つがハイ状態になればジョ
セフソン接合１は電圧状態になる。ジョセフソン接合２
〜５の２個が電圧状態の場合は、入出力信号２０〜２３
のレベルのうち３つがハイ状態になればジョセフソン接
合１は電圧状態になり、ジョセフソン接続２〜５のいず
れも電圧状態でない場合は、入出力信号２０〜２３のレ
ベルのうち４つがハイ状態にならないと電圧状態になら
ない。
流がジョセフソン接合１〜５のしきい値電流の１／５と
すると、ジョセフソン接合２〜５の４個が電圧状態の時
は常にジョセフソン接合１は電圧状態となり、ジョセフ
ソン接合２−５の３個が電圧状態の場合は、入出力信号
２０〜２３のレベルのうち１つがハイ状態になればジョ
セフソン接合１は電圧状態になる。ジョセフソン接合２
〜５の２個が電圧状態の場合は、入出力信号２０〜２３
のレベルのうち３つがハイ状態になればジョセフソン接
合１は電圧状態になり、ジョセフソン接続２〜５のいず
れも電圧状態でない場合は、入出力信号２０〜２３のレ
ベルのうち４つがハイ状態にならないと電圧状態になら
ない。
【００１６】すなわち、ジョセフソン接合２〜５によっ
て使用時に論理ゲート３０の機能を変更できる。本実施
例では入出力端子数を４，副バッファー信号数を４とし
たが、もちろんそれぞれ任意の数でかまわない。
て使用時に論理ゲート３０の機能を変更できる。本実施
例では入出力端子数を４，副バッファー信号数を４とし
たが、もちろんそれぞれ任意の数でかまわない。
【００１７】次に上述の論理ゲートを利用した本発明の
フィールド・プログラマブル・ゲートアレイ（ＦＰＧ
Ａ）の一実施例について図面を参照して詳細に説明す
る。
フィールド・プログラマブル・ゲートアレイ（ＦＰＧ
Ａ）の一実施例について図面を参照して詳細に説明す
る。
【００１８】図２を参照すると、本発明のフィールド・
プログラマブル・ゲートアレイ（ＦＰＧＡ）の一実施例
は、上述の図１に示される論理ゲート３０を論理ゲート
１１１〜１１３，１２１〜１２３，および１３１〜１３
３としてアレイ状に配置されている。これら論理ゲート
１１１〜１１３，１２１〜１２３および１３１〜１３３
のそれぞれの入出力端子は、上下左右に隣接する他の論
理ゲート１１１〜１１３，１２１〜１２３および１３１
〜１３３の対応する入出力端子に接続されている。この
結果、論理ゲート１１１〜１３３は同じ行同士の副バイ
アス線が接続され、同じ列同士の副グランド線が接続さ
れた状態となる。
プログラマブル・ゲートアレイ（ＦＰＧＡ）の一実施例
は、上述の図１に示される論理ゲート３０を論理ゲート
１１１〜１１３，１２１〜１２３，および１３１〜１３
３としてアレイ状に配置されている。これら論理ゲート
１１１〜１１３，１２１〜１２３および１３１〜１３３
のそれぞれの入出力端子は、上下左右に隣接する他の論
理ゲート１１１〜１１３，１２１〜１２３および１３１
〜１３３の対応する入出力端子に接続されている。この
結果、論理ゲート１１１〜１３３は同じ行同士の副バイ
アス線が接続され、同じ列同士の副グランド線が接続さ
れた状態となる。
【００１９】次に本発明のフィールド・プログラマブル
・ゲートアレイ（ＦＰＧＡ）の一実施例の動作について
図面を参照して詳細に説明する。
・ゲートアレイ（ＦＰＧＡ）の一実施例の動作について
図面を参照して詳細に説明する。
【００２０】図２を参照すると、本発明のＦＰＧＡの一
実施例における論理ゲート１２２に着目して以下説明す
る。
実施例における論理ゲート１２２に着目して以下説明す
る。
【００２１】論理ゲート１２２の機能を設定する場合
は、以下のような動作が行なわれる。すなわち、まず第
２の副グランド信号６４のレベルがグランドレベルより
引下げられ副バイアス信号５５〜５８のうち任意の信号
のレベルが引上げられる。この結果上述の論理ゲート３
０の動作で説明したようにゲート１２２はセットされ
る。このようにして他の論理ゲート１１１〜１１３，１
２１，１２３および１３１〜１３３も論理ゲート１２２
と同様な動作でセットされる。その後、論理ゲート１２
２は第２の副グランド信号６４のレベルが元のグランド
レベルに戻され、バイアス信号５５〜５８のうち引上げ
られた信号が元のレベルに戻される。他の論理ゲート１
１１〜１１３，１２１，１２３，および１３１〜１３３
も同様な動作がなされる。
は、以下のような動作が行なわれる。すなわち、まず第
２の副グランド信号６４のレベルがグランドレベルより
引下げられ副バイアス信号５５〜５８のうち任意の信号
のレベルが引上げられる。この結果上述の論理ゲート３
０の動作で説明したようにゲート１２２はセットされ
る。このようにして他の論理ゲート１１１〜１１３，１
２１，１２３および１３１〜１３３も論理ゲート１２２
と同様な動作でセットされる。その後、論理ゲート１２
２は第２の副グランド信号６４のレベルが元のグランド
レベルに戻され、バイアス信号５５〜５８のうち引上げ
られた信号が元のレベルに戻される。他の論理ゲート１
１１〜１１３，１２１，１２３，および１３１〜１３３
も同様な動作がなされる。
【００２２】この後、論理ゲート１１１〜１３３の、図
１で示された論理ゲート３０内で示される主バイアス信
号２４に対応する主バイアス信号（図２では図示されな
い）が印加されると論理動作を開始させることができ
る。
１で示された論理ゲート３０内で示される主バイアス信
号２４に対応する主バイアス信号（図２では図示されな
い）が印加されると論理動作を開始させることができ
る。
【００２３】論理ゲート１１１〜１３３それぞれの機能
を上述のジョセフソン接合の電圧状態により、任意に変
更できるので、二値状態の両信号を入出力端子８０〜９
１から入力することにより、任意の論理動作が可能であ
る。
を上述のジョセフソン接合の電圧状態により、任意に変
更できるので、二値状態の両信号を入出力端子８０〜９
１から入力することにより、任意の論理動作が可能であ
る。
【００２４】図１で示されるジョセフソン接合１に対応
する図２で示される各論理ゲート１１１〜１３３の中の
ジョセフソン接合をリセットする場合には、図２て示さ
れる主バイアス信号（図示せず）および副バイアス信号
５１〜６２をグランドレベルにするとともに、副グラン
ド信号６３〜６５の電位は副バイアス信号５１〜６２の
グランドレベルとの電位差を一定にするようにすればよ
い。この一実施例では、入出力信号数が「４」の論理ゲ
ートを用いたが、任意の入出力信号数の論陸ゲートであ
っても同じようなフィールド・プログラマブル・ゲート
アレイ（ＦＰＧＡ）をつくることができる。また、論理
ゲート数も３×３ではなく任意のゲート数でかまわな
い。
する図２で示される各論理ゲート１１１〜１３３の中の
ジョセフソン接合をリセットする場合には、図２て示さ
れる主バイアス信号（図示せず）および副バイアス信号
５１〜６２をグランドレベルにするとともに、副グラン
ド信号６３〜６５の電位は副バイアス信号５１〜６２の
グランドレベルとの電位差を一定にするようにすればよ
い。この一実施例では、入出力信号数が「４」の論理ゲ
ートを用いたが、任意の入出力信号数の論陸ゲートであ
っても同じようなフィールド・プログラマブル・ゲート
アレイ（ＦＰＧＡ）をつくることができる。また、論理
ゲート数も３×３ではなく任意のゲート数でかまわな
い。
【００２５】本発明のフィールド・プログラマブル・ゲ
ートアレイは、ジョセフソン接合で実現されており、し
かも駆動に必要な論理ゲートおよびその近傍の論理ゲー
トしか駆動しないため、ＣＭＯＳで形成される一般のフ
ィールド・プログラマブル・ゲートアレイと比較して超
高速な動作が可能になる。
ートアレイは、ジョセフソン接合で実現されており、し
かも駆動に必要な論理ゲートおよびその近傍の論理ゲー
トしか駆動しないため、ＣＭＯＳで形成される一般のフ
ィールド・プログラマブル・ゲートアレイと比較して超
高速な動作が可能になる。
【００２６】
【発明の効果】本発明の論理ゲートは、ジョセフソン接
合のしきい値電流を制御できるので、使用時にゲートの
機能を自由に設定でき、かつ変更できるという効果があ
る。
合のしきい値電流を制御できるので、使用時にゲートの
機能を自由に設定でき、かつ変更できるという効果があ
る。
【００２７】本発明のフィールド・プログラマブル・ゲ
ートアレイは、ジョセフソン接合で実現されており、論
理ゲートの駆動数は限定されるため、ＣＭＯＳで形成さ
れるフィールド・プログラマブル・ゲートアレイと比較
して超高速な動作が可能である。
ートアレイは、ジョセフソン接合で実現されており、論
理ゲートの駆動数は限定されるため、ＣＭＯＳで形成さ
れるフィールド・プログラマブル・ゲートアレイと比較
して超高速な動作が可能である。
【００２８】さらに、ジョセフソン接合でフィールド・
プログラマブル・ゲートアレイを実現することにより、
一枚のマスクで多様な論理演算を実現でき、少々の不良
ゲートがあっても避けて使用できる。この結果、材料，
製造時間等の節約ができる。
プログラマブル・ゲートアレイを実現することにより、
一枚のマスクで多様な論理演算を実現でき、少々の不良
ゲートがあっても避けて使用できる。この結果、材料，
製造時間等の節約ができる。
【００２９】
【図１】（ａ）および（ｂ）は、本発明の論理ゲートの
構成を示す図である。
構成を示す図である。
【図２】本発明のフィールド・プログラマブル・ゲート
アレイの構成を示す図である。
アレイの構成を示す図である。
１，２，３，４，５ ジョセフソン接合 ６，７，８，９，１０，１１，１２，１３，１４，１
５，１６，１７，１８抵抗 １９ ノード ２０，２１，２２，２３ 入出力端子 ２４ 主バイアス ２５，２６，２７，２８ 副バイアス ２９ 副グランド ３０ 論理ゲート ３１ グランド １１１，１１２，１１３，１２１，１２２，１２３，１
３１，１３２，１３３論理ゲート ５１，５２，５３，５４，５５，５６，５７，５８，５
９，６０，６１，６２副バイアス ６３，６４，６５ 副グランド ８０，８１，８２，８３，８４，８５，８６，８７，８
８，８９，９０，９１入出力端子 １００ フィールド・プログラマブル・ゲートアレイ
５，１６，１７，１８抵抗 １９ ノード ２０，２１，２２，２３ 入出力端子 ２４ 主バイアス ２５，２６，２７，２８ 副バイアス ２９ 副グランド ３０ 論理ゲート ３１ グランド １１１，１１２，１１３，１２１，１２２，１２３，１
３１，１３２，１３３論理ゲート ５１，５２，５３，５４，５５，５６，５７，５８，５
９，６０，６１，６２副バイアス ６３，６４，６５ 副グランド ８０，８１，８２，８３，８４，８５，８６，８７，８
８，８９，９０，９１入出力端子 １００ フィールド・プログラマブル・ゲートアレイ
Claims (5)
- 【請求項１】 入出力端子と、 ノードと、 このノードおよび前記入出力端子の間の入出力電流を決
定する第１の抵抗と、前記ノードと第１の電源端子との間に接続され該第１の
電源端子と該ノードとの間 を流れる主バイアス電流を決
定する第２の抵抗と、前記ノードと第２の電源端子との間に接続され 前記ノー
ドのオン／オフ状態を決定する第１のジョセフソン接合
と、前記ノードと第３の電源端子との間に設けられ該第３の
電源端子と該 ノードとの間を流れる副バイアス電流を決
定する第３の抵抗と、この第３の抵抗と第４の電源端子との間に接続され 前記
副バイアス電流のオン／オフ状態を決定する第２のジョ
セフソン接合と、 前記第３の電源端子と前記第２のジョセフソン接合との
間に設けられ該第２のジョセフソン接合をバイアスする
第４の抵抗と を含むことを特徴とする論理ゲート。 - 【請求項２】 複数の入出力端子と、 これら複数の入出力端子のそれぞれに接続された複数の
第１の抵抗と、 これら複数の第１の抵抗に接続されたノードと、 このノードと第１の電圧端子との間に設けられ該第１の
電圧端子と該ノードとの間を流れるバイアス電流の経路
に設けられた第２の抵抗と、 前記ノードおよび第２の電源端子の間に接続されたジョ
セフソン接合と、前記ノードと複数の第３の電源端子の各々との間にそれ
ぞれ設けられ該複数の第３の電源端子と該ノードとの間
を流れる副バイアス電流をそれぞれ決定する複 数の第３の抵抗と、 この複数の第３の抵抗の各々と第４の電源端子との間に
それぞれ接続され前記副バイアス電流のオン／オフ状態
を決定する複数の第２のジョセフソン接合と、 前記複数の第３の電源端子の各々と前記複数の第２のジ
ョセフソン接合の各々 との間に設けられ該複数の第２の
ジョセフソン接合をバイアスする複数の第４の抵抗と を
含むことを特徴とする論理ゲート。 - 【請求項３】 前記論理ゲートを複数含み、 該 複数の論理ゲートのうちのある論理ゲートの前記入出
力端子と該論理ゲートに隣接する他の論理ゲートの直近
の前記入出力端子とを接続し、 ある論理ゲートの前記第３の電源端子と該論理ゲートと
同じ行に位置する他の論理ゲートの前記第３の電源端子
とを接続し、 ある論理ゲートの前記第４の電源端子と該論理ゲートと
同じ列に位置する他の論理ゲートの前記第４の電源端子
とを接続することを特徴とするフィールド・プログラマ
ブル・ゲートアレイ。 - 【請求項４】 前記第１および前記第２の抵抗を流れる
電流の各々が前記第１および第２のジョセフソン接合の
閾値電流の１／２であることを特徴とする請求項１記載
の論理ゲート。 - 【請求項５】 前記複数の第２のジョセフソン接合の個
数がｎ（ｎは２以上の整数）個であり、前記複数の第１
の抵抗および前記複数の第２の抵抗の各々を流れる電流
の各々が前記第１および複数の第２のジョセフソン接合
の各々の閾値電流の１／（ｎ＋１）であることを特徴と
する請求項２記載の論理ゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6276190A JP2715940B2 (ja) | 1994-11-10 | 1994-11-10 | 論理ゲートおよびこの論理ゲートを利用したフィールド・プログラマブル・ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6276190A JP2715940B2 (ja) | 1994-11-10 | 1994-11-10 | 論理ゲートおよびこの論理ゲートを利用したフィールド・プログラマブル・ゲートアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08139590A JPH08139590A (ja) | 1996-05-31 |
| JP2715940B2 true JP2715940B2 (ja) | 1998-02-18 |
Family
ID=17565958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6276190A Expired - Lifetime JP2715940B2 (ja) | 1994-11-10 | 1994-11-10 | 論理ゲートおよびこの論理ゲートを利用したフィールド・プログラマブル・ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715940B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4501914B2 (ja) * | 2002-04-03 | 2010-07-14 | ソニー株式会社 | 集積回路、および集積回路装置 |
| WO2003084065A1 (en) * | 2002-04-03 | 2003-10-09 | Sony Corporation | Integrated circuit, integrated circuit device, method for structuring integrated circuit device, and method for manufacturing integrated circuit device |
-
1994
- 1994-11-10 JP JP6276190A patent/JP2715940B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08139590A (ja) | 1996-05-31 |
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|---|---|---|---|
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