JP2715582B2 - 電源制御装置 - Google Patents
電源制御装置Info
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- JP2715582B2 JP2715582B2 JP1201575A JP20157589A JP2715582B2 JP 2715582 B2 JP2715582 B2 JP 2715582B2 JP 1201575 A JP1201575 A JP 1201575A JP 20157589 A JP20157589 A JP 20157589A JP 2715582 B2 JP2715582 B2 JP 2715582B2
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- voltage
- power supply
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、電源制御装置に関し、特に、出力トランジ
スタとしてPNPトランジスタを用いたドロッパレギュレ
ータに関するものである。
スタとしてPNPトランジスタを用いたドロッパレギュレ
ータに関するものである。
従来の技術 近年、ドロッパレギュレータは、低ドロップタイプの
製品が相次いで発表されている。この種のドロッパレギ
ュレータについて、第３図の等価回路図を用いて以下に
説明する。
製品が相次いで発表されている。この種のドロッパレギ
ュレータについて、第３図の等価回路図を用いて以下に
説明する。
第３図において、Q1,Q2,Q7〜Q10はPNP型のトランジス
タ、Q3〜Q6,Q11〜Q13はNPN型のトランジスタ、C1,C2は
容量、R1〜R10は抵抗、Vinは外部の電源電圧が与えられ
る電源入力端子、Voutは出力電圧を出力する出力端子、
G.N.Dは接地端子、VREFおよびVDDは基準電圧端子であ
る。
タ、Q3〜Q6,Q11〜Q13はNPN型のトランジスタ、C1,C2は
容量、R1〜R10は抵抗、Vinは外部の電源電圧が与えられ
る電源入力端子、Voutは出力電圧を出力する出力端子、
G.N.Dは接地端子、VREFおよびVDDは基準電圧端子であ
る。
以下、この従来回路の動作を説明する。まず、トラン
ジスタQ13のエミッタに接続された抵抗R10はトランジス
タQ7,Q8より成るカレントミラー回路の動作電流を設定
し、トランジスタQ7は定電流源として動作する。
ジスタQ13のエミッタに接続された抵抗R10はトランジス
タQ7,Q8より成るカレントミラー回路の動作電流を設定
し、トランジスタQ7は定電流源として動作する。
出力端子Voutと接地端子G.N.Dとの間に接続された抵
抗R1,R2は、抵抗値の比によって出力電圧を分圧し、ト
ランジスタQ11のベースに与える。エミッタを共通接続
したトランジスタQ11,Q12および、それらのコレクタ間
をミラー結合するトランジスタQ9,Q10は差動増幅器を構
成し、基準電圧端子VREFを通じて与えられる所定の基準
電圧と分圧した出力電圧との誤差比較を行う。その出力
に接続されたトランジスタQ3〜Q6は、誤差比較の出力信
号を増幅し、トランジスタQ3のコレクタによってPNP型
のトランジスタQ1,Q2のベースを駆動する。その結果、
出力用のトランジスタQ1の導通状態は前述の差動増幅器
（Q9〜Q12）によって制御され、出力端子Voutの電圧が
一定になるように動作する。
抗R1,R2は、抵抗値の比によって出力電圧を分圧し、ト
ランジスタQ11のベースに与える。エミッタを共通接続
したトランジスタQ11,Q12および、それらのコレクタ間
をミラー結合するトランジスタQ9,Q10は差動増幅器を構
成し、基準電圧端子VREFを通じて与えられる所定の基準
電圧と分圧した出力電圧との誤差比較を行う。その出力
に接続されたトランジスタQ3〜Q6は、誤差比較の出力信
号を増幅し、トランジスタQ3のコレクタによってPNP型
のトランジスタQ1,Q2のベースを駆動する。その結果、
出力用のトランジスタQ1の導通状態は前述の差動増幅器
（Q9〜Q12）によって制御され、出力端子Voutの電圧が
一定になるように動作する。
そのため、電源入力端子Vinに与えられる電源電圧が
変動しても、出力端子Voutには安定な出力電圧が得ら
れ、電源電圧が低下する時、PNP型のトランジスタQ1が
飽和状態に至るまで出力電圧の安定化が図れることか
ら、NPN型の出力トランジスタを用いた場合に比べて、
コレクタ・エミッタ間の電圧が小さくても動作すること
が可能であり、低ドロップタイプのドロッパレギュレー
タを実現している。
変動しても、出力端子Voutには安定な出力電圧が得ら
れ、電源電圧が低下する時、PNP型のトランジスタQ1が
飽和状態に至るまで出力電圧の安定化が図れることか
ら、NPN型の出力トランジスタを用いた場合に比べて、
コレクタ・エミッタ間の電圧が小さくても動作すること
が可能であり、低ドロップタイプのドロッパレギュレー
タを実現している。
なお、大きな負荷電流でも駆動できるように、出力用
のトランジスタQ1は数百mAの電流能力を必要とすること
から、トランジスタQ2をドライパとして機能させ、エミ
ッタ接地のトランジスタQ3をプリドライバとして機能さ
せている。
のトランジスタQ1は数百mAの電流能力を必要とすること
から、トランジスタQ2をドライパとして機能させ、エミ
ッタ接地のトランジスタQ3をプリドライバとして機能さ
せている。
発明が解決しようとする課題 第４図は第３図の従来回路の過渡特性を示す図であ
り、電源入力端子Vinに矩形波が入力された場合の出力
端子Voutの出力電圧の過渡応答を示すシミュレーション
結果である。同図において、横軸を経過時間ｔ（μｓ）
とし、縦軸を電源入力電圧または出力電圧としており、
10（Ｖ）〜14（Ｖ）の範囲で変化する矩形波の電源入力
電圧（第４図中の破線）を印加して、得られた出力電圧
の波形を第４図中の実線で示している。
り、電源入力端子Vinに矩形波が入力された場合の出力
端子Voutの出力電圧の過渡応答を示すシミュレーション
結果である。同図において、横軸を経過時間ｔ（μｓ）
とし、縦軸を電源入力電圧または出力電圧としており、
10（Ｖ）〜14（Ｖ）の範囲で変化する矩形波の電源入力
電圧（第４図中の破線）を印加して、得られた出力電圧
の波形を第４図中の実線で示している。
第４図のシミュレーション結果によれば、出力電圧は
電源入力電圧の矩形波の立ち上がり毎に応答して小さな
ピークを発生しているが、これは出力用のPNP型トラン
ジスタQ1の周波数応答性が遅いため、電源入力電圧の変
化に十分に追従しきれず、ベース・エミッタ間電圧が過
渡的に大きくなって、大きな出力電流を流すことに起因
する。
電源入力電圧の矩形波の立ち上がり毎に応答して小さな
ピークを発生しているが、これは出力用のPNP型トラン
ジスタQ1の周波数応答性が遅いため、電源入力電圧の変
化に十分に追従しきれず、ベース・エミッタ間電圧が過
渡的に大きくなって、大きな出力電流を流すことに起因
する。
また、トランジスタQ1のベース電流は、ドライバ用の
トランジスタQ2を介してプリドライバ用のトランジスタ
Q3のコレクタ出力で駆動されるが、このトランジスタQ3
のコレクタ・ベース間には容量C1と抵抗R6とのCR直列回
路が接続されている。このCR直列回路とトランジスタQ3
は、ミラー積分回路を構成し、誤差増幅部を含む負帰還
ループの位相補償を行っている。ところが、トランジス
タQ1およびQ2のベー４ス・エミッタ間が順方向導通して
いるから、電源入力電圧が急速に立ち上がると、それに
応じてトランジスタQ3のコレクタ電位が立ち上がり、こ
の容量C1と抵抗R6のCR直列回路に過渡的な電流が流れ、
トランジスタQ3を瞬間的に大きな電流で駆動することに
なる。従って、矩形波の電源入力電圧を印加し始める
と、連続した矩形波の最初の立ち上がりで大きな出力電
圧のピークが発生し、連続した矩形波を追う毎に徐々に
ピークが小さくなるような現象となる。
トランジスタQ2を介してプリドライバ用のトランジスタ
Q3のコレクタ出力で駆動されるが、このトランジスタQ3
のコレクタ・ベース間には容量C1と抵抗R6とのCR直列回
路が接続されている。このCR直列回路とトランジスタQ3
は、ミラー積分回路を構成し、誤差増幅部を含む負帰還
ループの位相補償を行っている。ところが、トランジス
タQ1およびQ2のベー４ス・エミッタ間が順方向導通して
いるから、電源入力電圧が急速に立ち上がると、それに
応じてトランジスタQ3のコレクタ電位が立ち上がり、こ
の容量C1と抵抗R6のCR直列回路に過渡的な電流が流れ、
トランジスタQ3を瞬間的に大きな電流で駆動することに
なる。従って、矩形波の電源入力電圧を印加し始める
と、連続した矩形波の最初の立ち上がりで大きな出力電
圧のピークが発生し、連続した矩形波を追う毎に徐々に
ピークが小さくなるような現象となる。
本発明は、かかる点に鑑みてなされたもので、電源変
動による出力電圧のピーク発生を改善した電源制御装置
を提供することを目的とする。
動による出力電圧のピーク発生を改善した電源制御装置
を提供することを目的とする。
課題を解決するための手段 この目的を達成するために本発明の電源制御装置は、
電源入力端子にエミッタを接続しコレクタを出力端子に
接続したPNPトランジスタと、前記出力端子の出力電圧
を分圧した電圧と基準電圧端子の基準電圧とを比較する
差動増幅器と、前記差動増幅器の出力に接続されたエミ
ッタ接地の第１のNPNトランジスタと、前記第１のNPNト
ランジスタのコレクタ・ベース間に接続された容量とを
具備し、前記第１のNPNトランジスタのコレクタ出力で
前記PNPトランジスタのベースを駆動する電源用の装置
において、前記第１のNPNトランジスタのコレクタにエ
ミッタを接続しベースを安定化された基準電位にバイア
スされた第２のNPNトランジスタのコレクタ出力で前記P
NPトランジスタのベースを駆動するものである。
電源入力端子にエミッタを接続しコレクタを出力端子に
接続したPNPトランジスタと、前記出力端子の出力電圧
を分圧した電圧と基準電圧端子の基準電圧とを比較する
差動増幅器と、前記差動増幅器の出力に接続されたエミ
ッタ接地の第１のNPNトランジスタと、前記第１のNPNト
ランジスタのコレクタ・ベース間に接続された容量とを
具備し、前記第１のNPNトランジスタのコレクタ出力で
前記PNPトランジスタのベースを駆動する電源用の装置
において、前記第１のNPNトランジスタのコレクタにエ
ミッタを接続しベースを安定化された基準電位にバイア
スされた第２のNPNトランジスタのコレクタ出力で前記P
NPトランジスタのベースを駆動するものである。
作 用 上記の構成により、ベースを所定電位にバイアスされ
た第２のNPNトランジスタQsを付加したから、電源入力
端子Vinに矩形波の電源入力電圧が入力されても、第１
のNPNトランジスタQ3のコレクタ電位の変動が無くな
り、容量C1が電源変動に応じて充放電されなくなって、
第１のNPNトランジスタQ3が電源変動に応じて導通する
現象が無くなる。これにより、電源変動による出力端子
Voutのピーク電圧を抑圧することができる。
た第２のNPNトランジスタQsを付加したから、電源入力
端子Vinに矩形波の電源入力電圧が入力されても、第１
のNPNトランジスタQ3のコレクタ電位の変動が無くな
り、容量C1が電源変動に応じて充放電されなくなって、
第１のNPNトランジスタQ3が電源変動に応じて導通する
現象が無くなる。これにより、電源変動による出力端子
Voutのピーク電圧を抑圧することができる。
実施例 以下、本発明の一実施例について、図面を参照しなが
ら説明する。第１図は、本発明の電源制御装置に係わる
一実施例の回路構成図である。同図において、Q1,Q2,Q7
〜Q10はPNP型のトランジスタ、Q3〜Q6,Q11〜Q13およびQ
sはNPN型のトランジスタ、C1,C2は容量、R1〜R10は抵
抗、Vinは外部の電源電圧が与えられる電源入力端子、V
outは出力電圧を出力する出力端子、G.N.Dは接地端子、
VREFおよびVDDは基準電圧端子である。そして、この実
施例が第３図の従来例と異なるのは、エミッタ接地のト
ランジスタQ3のコレクタに、ベースを所定電位にバイア
スされたトランジスタQsのエミッタを接続してカスケー
ド接続のプリドライバを採用した点にある。
ら説明する。第１図は、本発明の電源制御装置に係わる
一実施例の回路構成図である。同図において、Q1,Q2,Q7
〜Q10はPNP型のトランジスタ、Q3〜Q6,Q11〜Q13およびQ
sはNPN型のトランジスタ、C1,C2は容量、R1〜R10は抵
抗、Vinは外部の電源電圧が与えられる電源入力端子、V
outは出力電圧を出力する出力端子、G.N.Dは接地端子、
VREFおよびVDDは基準電圧端子である。そして、この実
施例が第３図の従来例と異なるのは、エミッタ接地のト
ランジスタQ3のコレクタに、ベースを所定電位にバイア
スされたトランジスタQsのエミッタを接続してカスケー
ド接続のプリドライバを採用した点にある。
従って、電源入力端子Vinに矩形波の電源入力電圧が
入力されても、トランジスタQ3のコレクタ電位の変動が
無くなり、容量C1が電源変動に応じて充放電されなくな
って、トランジスタQ3が電源変動に応じて導通する現象
が無くなる。これにより、電源変動によって発生する出
力端子Voutのピーク電圧を抑圧することができる。
入力されても、トランジスタQ3のコレクタ電位の変動が
無くなり、容量C1が電源変動に応じて充放電されなくな
って、トランジスタQ3が電源変動に応じて導通する現象
が無くなる。これにより、電源変動によって発生する出
力端子Voutのピーク電圧を抑圧することができる。
第２図は、本実施例の過渡特性を示す図であり、電源
入力端子Vinに矩形波が入力された場合の出力端子Vout
の出力電圧の過渡応答を示すシミュレーション結果であ
る。同図において、横軸を経過時間ｔ（μｓ）とし、縦
軸を電源入力電圧または出力電圧としており、10（Ｖ）
〜14（Ｖ）の範囲で変化する矩形波の電源入力電圧（第
２図中の破線）を印加して、得られた出力電圧の波形を
第２図中の実線で示している。
入力端子Vinに矩形波が入力された場合の出力端子Vout
の出力電圧の過渡応答を示すシミュレーション結果であ
る。同図において、横軸を経過時間ｔ（μｓ）とし、縦
軸を電源入力電圧または出力電圧としており、10（Ｖ）
〜14（Ｖ）の範囲で変化する矩形波の電源入力電圧（第
２図中の破線）を印加して、得られた出力電圧の波形を
第２図中の実線で示している。
本実施例のシミュレーション結果（第２図）と従来例
の結果（第４図）とを比較すると、従来例において矩形
波の印加当初に生じていた大きなピーク電圧は、本実施
例では殆ど抑圧され、良好な結果が得られた。
の結果（第４図）とを比較すると、従来例において矩形
波の印加当初に生じていた大きなピーク電圧は、本実施
例では殆ど抑圧され、良好な結果が得られた。
発明の効果 本発明の電源制御装置によれば、第２のNPNトランジ
スタを付加して、第１のNPNトランジスタとカスケード
接続するプリドライバを採用したから、第１のNPNトラ
ンジスタのコレクタ電位が電源入力電圧の変動に応じて
変化しくなって、電源入力電圧の変動に応じて容量を充
放電することや、それに応じて第１のNPNトランジスタ
を導通することが無くなり、連続した矩形波の電源入力
電圧を印加する時、従来例で生じていた印加当初の出力
電圧のピークを十分に抑圧することができる。
スタを付加して、第１のNPNトランジスタとカスケード
接続するプリドライバを採用したから、第１のNPNトラ
ンジスタのコレクタ電位が電源入力電圧の変動に応じて
変化しくなって、電源入力電圧の変動に応じて容量を充
放電することや、それに応じて第１のNPNトランジスタ
を導通することが無くなり、連続した矩形波の電源入力
電圧を印加する時、従来例で生じていた印加当初の出力
電圧のピークを十分に抑圧することができる。
第１図は本発明の電源制御装置に係わる一実施例の回路
構成図、第２図は同実施例の過渡応答特性図、第３図は
従来のドロッパレギュレータの回路構成図、第４図は同
従来例の過渡応答特性図である。 Q1〜Q13,Qs……トランジスタ、R1〜R10……抵抗、C1〜C
2……容量、Vin……電源入力端子、Vout……出力端子、
VREF……基準電圧端子。
構成図、第２図は同実施例の過渡応答特性図、第３図は
従来のドロッパレギュレータの回路構成図、第４図は同
従来例の過渡応答特性図である。 Q1〜Q13,Qs……トランジスタ、R1〜R10……抵抗、C1〜C
2……容量、Vin……電源入力端子、Vout……出力端子、
VREF……基準電圧端子。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−236111（ＪＰ，Ａ) 特開 平２−113314（ＪＰ，Ａ) 特開 平２−133810（ＪＰ，Ａ) 特開 昭60−175129（ＪＰ，Ａ) 実開 昭59−104218（ＪＰ，Ｕ) 実開 昭59−49216（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】電源入力端子にエミッタを接続しコレクタ
を出力端子に接続したPNPトランジスタと、前記出力端
子の出力電圧を分圧した電圧と基準電圧端子の基準電圧
とを比較する差動増幅器と、前記差動増幅器の出力に接
続されたエミッタ接地の第１のNPNトランジスタと、前
記第１のNPNトランジスタのコレクタ・ベース間に接続
された容量とを具備し、前記第１のNPNトランジスタの
コレクタ出力で前記PNPトランジスタのベースを駆動す
る電源用の装置において、前記第１のNPNトランジスタ
のコレクタにエミッタを接続しベースを安定化された基
準電位にバイアスされた第２のNPNトランジスタのコレ
クタ出力で前記PNPトランジスタのベースを駆動するこ
とを特徴とする電源制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201575A JP2715582B2 (ja) | 1989-08-03 | 1989-08-03 | 電源制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201575A JP2715582B2 (ja) | 1989-08-03 | 1989-08-03 | 電源制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0365713A JPH0365713A (ja) | 1991-03-20 |
| JP2715582B2 true JP2715582B2 (ja) | 1998-02-18 |
Family
ID=16443334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201575A Expired - Lifetime JP2715582B2 (ja) | 1989-08-03 | 1989-08-03 | 電源制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715582B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103687514A (zh) | 2011-05-03 | 2014-03-26 | 罗德里克·威廉·菲利普斯 | 家具装置及套件及系统及其用途 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63236111A (ja) * | 1987-03-24 | 1988-10-03 | Nichicon Corp | 電源装置の遮断回路 |
-
1989
- 1989-08-03 JP JP1201575A patent/JP2715582B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0365713A (ja) | 1991-03-20 |
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