JP2708440B2 - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JP2708440B2 JP2708440B2 JP62296250A JP29625087A JP2708440B2 JP 2708440 B2 JP2708440 B2 JP 2708440B2 JP 62296250 A JP62296250 A JP 62296250A JP 29625087 A JP29625087 A JP 29625087A JP 2708440 B2 JP2708440 B2 JP 2708440B2
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- etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
- H01L21/76894—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern using a laser, e.g. laser cutting, laser direct writing, laser repair
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路の製造方法に関し、更に詳しくは
基本的集積回路の製造に伴う方法に関する。 〔従来の技術〕 基本的集積回路の製造においては、金属層を選択的に
除去する。この除去は、たとえばレーザー加工や化学エ
ッチングによって行なわれている。通常、金属層の上に
は、機械的保護および電気的絶縁のために、燐をドープ
したガラスあるいはシリコン窒化物あるいはこれら両者
のような絶縁保護被膜が形成されている。 〔発明が解決しようとする問題点〕 本発明は、仕上げられた集積回路ブランク中の複数の
金属層の金属導電体の部分を選択的に除去できる。仕上
げられた集積回路ブランクから基本的集積回路を製造す
る方法を提供することを目的とする。 〔問題点を解決するための手段〕 上記の目的は、 基板上に少なくとも１層の金属層を配設する工程、 As2S3、またはａ−Si:H、ａ−SixO1-x:H、ａ−SixN
1-x:H、ａ−SixOyN1-x-y:H（０≦ｘ≦1,0≦ｙ≦１）の
ようなアモルファス・シリコンを含んで成り且つその選
択された領域が波長が350nmより大きいレーザー照射に
より消失し得る耐エッチング層で、該少なくとも１層の
金属層の少なくとも１部を被覆する工程、 該耐エッチング層の選択された領域に、波長が350nm
より大きいYAGレーザーを照射することにより、該選択
された領域を消失させる工程、 該選択された領域の下にある該少なくとも１層の金属
層の除去して集積回路の所要電気特性を得る工程、 を含んで成る本発明の基本的集積回路の製造方法によっ
て達成される。 望ましくは、本発明の製造方法は、基板上に金属層を
配設する工程、該金属層を絶縁層で被覆し、そして除去
される金属層の露出領域の上の部分の該絶縁層に多数の
孤立した開口部を形成する工程、少なくとも露出領域を
耐エッチング層で被覆する工程、選択された露出領域の
耐エッチング層を除去する工程、および露出領域を化学
エッチングして集積回路の所望電気特性を得る工程を含
んで成る。 本発明の望ましい実施態様においては、絶縁層を被覆
する工程をまず全面を被覆し次にマスクを用いることに
よって行なうことによって、エッチングで形成される多
数の孤立した開口部の位置を決定する。 更に、本発明の望ましい実施態様においては、あらか
じめ決定された金属層除去位置に対応して選択された開
口部の列を形成するようにマスクを形成する。 本発明においては、金属層の上に孤立して上記のよう
に形成された該開口部は、該照射のビームが該開口部よ
り大きいか又は該開口部上に正確に芯合わせなされない
場合に、該融解する領域の境界を正確に画定するために
作用する。したがって照射ビームの正確な位置決めを容
易に行なうことができる。 更に、本発明の望ましい実施態様においては、金属層
の上に形成された開口部のパターンは、次に行なうレー
ザー加工のための所定パターンを限定できる。 更に、本発明の実施態様においては、下に金属がある
耐エッチング層を適当なレーザー照射で溶解することに
よって、エッチング可能領域を選択的に形成できる。 更に、本発明に従った実施態様において、耐エッチン
グ層の上に反射防止被膜を形成して、レーザー照射に要
するエネルギーを減少させることができる。 〔実施例〕 第１図は、基板10（典型的にはシリコンもしくはガリ
ウム・ひ素の基板）を有する典型的な集積回路の一部分
を示す横断面図である。基板10の上に配設された複数の
イオン注入層（または拡散ドープ層）12および13は、絶
縁層14および15（たとえばシリコン酸化物、シリコン窒
化物、ポリイミド等の層）に被覆されている。絶縁層14
および15の上に、導電層（たとえばポリシリコン・ゲー
ト）16が配設されている。ゲート16と絶縁層14および15
は更に絶縁層17（たとえば燐をドープした（またはドー
プしない）シリコン酸化物、シリコン窒化物、またはポ
リイミドの層）で被覆されている。絶縁層15および17に
は、層10,12,13、および16を必要部位で電気的に接続す
るための接続孔が形成されている。 層17の上には、金属導電層18（たとえばアルミニウ
ム、銅、金、チタン、モリブデン、ニッケル、クロム、
タングステン、またはこれらの組合せの層で、シリコン
を含有しまたは含有しない層）が配設されており、拡散
層13の一部と局所的に接続している。層17および18の上
には、更に絶縁層19（たとえばシリコン酸化物、シリコ
ン窒化物、またはポリイミドの層）が配設されている。
絶縁層19の上に更に金属導電層20が局所的に堆積してい
ることもある。層19および20の上に絶縁保護層21が配設
されている。 第２図は、第１図と同じ構成の集積回路を本発明に従
って加工する途中の段階を示す。絶縁層19および21に孤
立した開口部22を参照符号ＡおよびＢの位置に形成して
金属層18および20をそれぞれ露出させた。本発明におい
ては、除去したい金属の上の全ての位置で絶縁層に開口
部を形成する。 第３図は、第２図の状態に加工した後、揮発性耐エッ
チング層30（典型的にはアモルファス・シリコン（ａ−
Si）の層）を被覆する。層30は、パルス・レーザー（た
とえばＱスイッチ方式のYAGレーザー）のエネルギーを
少なくとも10％は吸収するように選択され、典型的な厚
さは1000〜1500Aである。 層30は、金属層18および20、および金属と半導体層1
0,12,13および16との接続性に損傷を与えずに段差部分
を十分に被覆するように、250℃より低い温度でのプラ
ズマ励起型低温化学蒸着やスパッタリングによって堆積
したａ−Siであることが望ましい。 層30は少なくとも次のうちの１種を化学的構成成分と
して含有することが望ましい−As2S3、ニトロセルロー
ス、ポリイミド、またはノボラック樹脂（レーザー吸収
染料の濃度が高いもの）、アモルファス・シリコン（た
とえばａ−Si:H、ａ−SixO1-x:H、ａ−SixN1-x:H、ａ−
SixOyN1-x-y:H（Ｏ≦ｘ≦1,O≦ｙ≦１）。 ａ−Si層にはドーピング・レベル10％まで燐もしくは
ほう素をドープしてよい。水素量は20％以下でよい。 反射防止被膜31（波長5320Aのレーザー照射の場合
は、典型的には厚さ665Aのシリコン窒化物）を耐エッチ
ング層30の上に配設して、層30にエッチング可能ウィン
ドーを形成するのに要するエネルギーを減少させること
ができる。簡単のために、反射防止被覆31は第３図にの
み示した。 被覆31を配設した後、第４図に示したように、金属を
除去したい位置に対応する選択された位置の開口部22の
上のアモルファス・シリコン層30をレーザー・エネルギ
ーの照射によって吹き飛ばす。レーザー照射は、典型的
なパルス・エネルギー0.2J/cm2〜10J/cm2の倍周波数パ
ルスYAGレーザーで行なうことができる。 更に、本発明に従った実施態様において、耐エッチン
グ層の上に反射防止被膜を形成して、レーザー照射に要
するエネルギーを減少させることができる。 アモルファス・シリコン層30下の選択された位置にエ
ッチング可能領域を形成した後に、典型的には燐酸およ
び酢酸と組合わせた硝酸のような溶液のアルミニウムエ
ッチング媒体によって集積回路ブランクをエッチングし
て、上記形成されたエッチング可能領域上の開口部22の
下の金属を除去する。金属の除去は塩素を含むプラズマ
によって行なってもよい。重要なことは、エッチングそ
の他の方法で金属を除去する場合に、開口部22を形成し
た表面を含む集積回路の表面の残りの部分を層30が保護
する作用を必ず有することである。第５図は上記の選択
的な金属除去を行なって部分的に完成した集積回路を示
す。 金属除去を行なった後、HF−HNO3−CH3COOHの溶液あ
るいはXeFガスのような湿式あるいは乾式のアモルファ
ス・シリコン・エッチング媒体によって、アモルファス
・シリコン層30を除去することができる。この段階を第
６図に示す。 第７図は、第２図の状態を示す走査型電子顕微鏡写真
（倍率：×2300）である。 本発明が、以上の説明および図面に限定されないこと
は当業者に十分理解されるはずである。本発明は特許請
求の範囲のみによって限定される。
基本的集積回路の製造に伴う方法に関する。 〔従来の技術〕 基本的集積回路の製造においては、金属層を選択的に
除去する。この除去は、たとえばレーザー加工や化学エ
ッチングによって行なわれている。通常、金属層の上に
は、機械的保護および電気的絶縁のために、燐をドープ
したガラスあるいはシリコン窒化物あるいはこれら両者
のような絶縁保護被膜が形成されている。 〔発明が解決しようとする問題点〕 本発明は、仕上げられた集積回路ブランク中の複数の
金属層の金属導電体の部分を選択的に除去できる。仕上
げられた集積回路ブランクから基本的集積回路を製造す
る方法を提供することを目的とする。 〔問題点を解決するための手段〕 上記の目的は、 基板上に少なくとも１層の金属層を配設する工程、 As2S3、またはａ−Si:H、ａ−SixO1-x:H、ａ−SixN
1-x:H、ａ−SixOyN1-x-y:H（０≦ｘ≦1,0≦ｙ≦１）の
ようなアモルファス・シリコンを含んで成り且つその選
択された領域が波長が350nmより大きいレーザー照射に
より消失し得る耐エッチング層で、該少なくとも１層の
金属層の少なくとも１部を被覆する工程、 該耐エッチング層の選択された領域に、波長が350nm
より大きいYAGレーザーを照射することにより、該選択
された領域を消失させる工程、 該選択された領域の下にある該少なくとも１層の金属
層の除去して集積回路の所要電気特性を得る工程、 を含んで成る本発明の基本的集積回路の製造方法によっ
て達成される。 望ましくは、本発明の製造方法は、基板上に金属層を
配設する工程、該金属層を絶縁層で被覆し、そして除去
される金属層の露出領域の上の部分の該絶縁層に多数の
孤立した開口部を形成する工程、少なくとも露出領域を
耐エッチング層で被覆する工程、選択された露出領域の
耐エッチング層を除去する工程、および露出領域を化学
エッチングして集積回路の所望電気特性を得る工程を含
んで成る。 本発明の望ましい実施態様においては、絶縁層を被覆
する工程をまず全面を被覆し次にマスクを用いることに
よって行なうことによって、エッチングで形成される多
数の孤立した開口部の位置を決定する。 更に、本発明の望ましい実施態様においては、あらか
じめ決定された金属層除去位置に対応して選択された開
口部の列を形成するようにマスクを形成する。 本発明においては、金属層の上に孤立して上記のよう
に形成された該開口部は、該照射のビームが該開口部よ
り大きいか又は該開口部上に正確に芯合わせなされない
場合に、該融解する領域の境界を正確に画定するために
作用する。したがって照射ビームの正確な位置決めを容
易に行なうことができる。 更に、本発明の望ましい実施態様においては、金属層
の上に形成された開口部のパターンは、次に行なうレー
ザー加工のための所定パターンを限定できる。 更に、本発明の実施態様においては、下に金属がある
耐エッチング層を適当なレーザー照射で溶解することに
よって、エッチング可能領域を選択的に形成できる。 更に、本発明に従った実施態様において、耐エッチン
グ層の上に反射防止被膜を形成して、レーザー照射に要
するエネルギーを減少させることができる。 〔実施例〕 第１図は、基板10（典型的にはシリコンもしくはガリ
ウム・ひ素の基板）を有する典型的な集積回路の一部分
を示す横断面図である。基板10の上に配設された複数の
イオン注入層（または拡散ドープ層）12および13は、絶
縁層14および15（たとえばシリコン酸化物、シリコン窒
化物、ポリイミド等の層）に被覆されている。絶縁層14
および15の上に、導電層（たとえばポリシリコン・ゲー
ト）16が配設されている。ゲート16と絶縁層14および15
は更に絶縁層17（たとえば燐をドープした（またはドー
プしない）シリコン酸化物、シリコン窒化物、またはポ
リイミドの層）で被覆されている。絶縁層15および17に
は、層10,12,13、および16を必要部位で電気的に接続す
るための接続孔が形成されている。 層17の上には、金属導電層18（たとえばアルミニウ
ム、銅、金、チタン、モリブデン、ニッケル、クロム、
タングステン、またはこれらの組合せの層で、シリコン
を含有しまたは含有しない層）が配設されており、拡散
層13の一部と局所的に接続している。層17および18の上
には、更に絶縁層19（たとえばシリコン酸化物、シリコ
ン窒化物、またはポリイミドの層）が配設されている。
絶縁層19の上に更に金属導電層20が局所的に堆積してい
ることもある。層19および20の上に絶縁保護層21が配設
されている。 第２図は、第１図と同じ構成の集積回路を本発明に従
って加工する途中の段階を示す。絶縁層19および21に孤
立した開口部22を参照符号ＡおよびＢの位置に形成して
金属層18および20をそれぞれ露出させた。本発明におい
ては、除去したい金属の上の全ての位置で絶縁層に開口
部を形成する。 第３図は、第２図の状態に加工した後、揮発性耐エッ
チング層30（典型的にはアモルファス・シリコン（ａ−
Si）の層）を被覆する。層30は、パルス・レーザー（た
とえばＱスイッチ方式のYAGレーザー）のエネルギーを
少なくとも10％は吸収するように選択され、典型的な厚
さは1000〜1500Aである。 層30は、金属層18および20、および金属と半導体層1
0,12,13および16との接続性に損傷を与えずに段差部分
を十分に被覆するように、250℃より低い温度でのプラ
ズマ励起型低温化学蒸着やスパッタリングによって堆積
したａ−Siであることが望ましい。 層30は少なくとも次のうちの１種を化学的構成成分と
して含有することが望ましい−As2S3、ニトロセルロー
ス、ポリイミド、またはノボラック樹脂（レーザー吸収
染料の濃度が高いもの）、アモルファス・シリコン（た
とえばａ−Si:H、ａ−SixO1-x:H、ａ−SixN1-x:H、ａ−
SixOyN1-x-y:H（Ｏ≦ｘ≦1,O≦ｙ≦１）。 ａ−Si層にはドーピング・レベル10％まで燐もしくは
ほう素をドープしてよい。水素量は20％以下でよい。 反射防止被膜31（波長5320Aのレーザー照射の場合
は、典型的には厚さ665Aのシリコン窒化物）を耐エッチ
ング層30の上に配設して、層30にエッチング可能ウィン
ドーを形成するのに要するエネルギーを減少させること
ができる。簡単のために、反射防止被覆31は第３図にの
み示した。 被覆31を配設した後、第４図に示したように、金属を
除去したい位置に対応する選択された位置の開口部22の
上のアモルファス・シリコン層30をレーザー・エネルギ
ーの照射によって吹き飛ばす。レーザー照射は、典型的
なパルス・エネルギー0.2J/cm2〜10J/cm2の倍周波数パ
ルスYAGレーザーで行なうことができる。 更に、本発明に従った実施態様において、耐エッチン
グ層の上に反射防止被膜を形成して、レーザー照射に要
するエネルギーを減少させることができる。 アモルファス・シリコン層30下の選択された位置にエ
ッチング可能領域を形成した後に、典型的には燐酸およ
び酢酸と組合わせた硝酸のような溶液のアルミニウムエ
ッチング媒体によって集積回路ブランクをエッチングし
て、上記形成されたエッチング可能領域上の開口部22の
下の金属を除去する。金属の除去は塩素を含むプラズマ
によって行なってもよい。重要なことは、エッチングそ
の他の方法で金属を除去する場合に、開口部22を形成し
た表面を含む集積回路の表面の残りの部分を層30が保護
する作用を必ず有することである。第５図は上記の選択
的な金属除去を行なって部分的に完成した集積回路を示
す。 金属除去を行なった後、HF−HNO3−CH3COOHの溶液あ
るいはXeFガスのような湿式あるいは乾式のアモルファ
ス・シリコン・エッチング媒体によって、アモルファス
・シリコン層30を除去することができる。この段階を第
６図に示す。 第７図は、第２図の状態を示す走査型電子顕微鏡写真
（倍率：×2300）である。 本発明が、以上の説明および図面に限定されないこと
は当業者に十分理解されるはずである。本発明は特許請
求の範囲のみによって限定される。
【図面の簡単な説明】
第１図は、典型的な集積回路の一部分を示す横断面図、
第２図は、第１図と同じ構成の集積回路の絶縁層に開口
部を形成した状態を示す横断面図、 第３図は、第２図の集積回路に耐エッチング被覆膜とそ
の上の反射防止被膜とを被覆した状態を示す横断面図、 第４図は、第３図の集積回路の耐エッチング被膜を開口
部の１ヵ所についてレーザー除去した状態を示す横断面
図、 第５図は、第４図の耐エッチング被膜を除去した部分の
金属を化学エッチングした状態を示す横断面図、 第６図は、第５図の集積回路の耐エッチング被膜を除去
した状態を示す横断面図、および 第７図は、絶縁層に開口部を形成した第２図の集積回路
の表面の結晶の構造を示す走査型電子顕微鏡写真であ
る。 10……基板、 14,15,17,19……絶縁層、 18,20……金属導電層、 22……開口部、 30……耐エッチング層、 31……反射防止被膜。
部を形成した状態を示す横断面図、 第３図は、第２図の集積回路に耐エッチング被覆膜とそ
の上の反射防止被膜とを被覆した状態を示す横断面図、 第４図は、第３図の集積回路の耐エッチング被膜を開口
部の１ヵ所についてレーザー除去した状態を示す横断面
図、 第５図は、第４図の耐エッチング被膜を除去した部分の
金属を化学エッチングした状態を示す横断面図、 第６図は、第５図の集積回路の耐エッチング被膜を除去
した状態を示す横断面図、および 第７図は、絶縁層に開口部を形成した第２図の集積回路
の表面の結晶の構造を示す走査型電子顕微鏡写真であ
る。 10……基板、 14,15,17,19……絶縁層、 18,20……金属導電層、 22……開口部、 30……耐エッチング層、 31……反射防止被膜。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−119062（ＪＰ，Ａ)
特開 昭61−75544（ＪＰ，Ａ)
特開 昭56−94738（ＪＰ，Ａ)
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓ
ｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ，Ｖ
ｏｌ．27，Ｎｏ．10Ａ （1985−３）
Ｐ．5764−5765
Claims (1)
- (57)【特許請求の範囲】 １．基板上に少なくとも１層の金属層を配設する工程、 As2S3、またはａ−Si:H、ａ−SixO1-x:H、ａ−SixN1-x:
H、ａ−SixOyN1-x-y:H（０≦ｘ≦1,0≦ｙ≦１）のよう
なアモルファス・シリコンを含んで成り且つその選択さ
れた領域が波長が350nmより大きいレーザー照射により
消失し得る耐エッチング層で、該少なくとも１層の金属
層の少なくとも１部を被覆する工程、 該耐エッチング層の選択された領域に、波長が350nmよ
り大きいYAGレーザーを照射することにより、該選択さ
れた領域を消失させる工程、 該選択された領域の下にある該少なくとも１層の金属層
を除去して集積回路の所要電気特性を得る工程、 を含んで成る基本的集積回路の製造方法。 ２．該少なくとも１層の金属層を先ず絶縁層で被覆し、
そしてマスクを用いることにより、該金属層の除去すべ
き領域の上の部分の該絶縁層に多数の孤立した開口部を
画定する工程を更に含むことを特徴とする特許請求の範
囲第１項記載の製造方法。 ３．該耐エッチング層を反射防止被膜で被覆する工程を
更に含むことを特徴とする特許請求の範囲第１項または
第２項に記載の製造方法。 ４．該反射防止被膜が窒化シリコンを含んで成ることを
特徴とする特許請求の範囲第３項記載の製造方法。 ５．該金属層の除去を化学エッチングにより行うことを
特徴とする特許請求の範囲第１項から第４項までのいず
れか１項に記載の製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IL8079086A IL80790A (en) | 1986-11-26 | 1986-11-26 | Ablative etch resistant coating for laser personalization of integrated circuits |
| IL81850 | 1987-03-10 | ||
| IL81850A IL81850A0 (en) | 1987-03-10 | 1987-03-10 | Ablative etch resistant coating for laser personalization of integrated circuits |
| IL80790 | 1987-03-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01125937A JPH01125937A (ja) | 1989-05-18 |
| JP2708440B2 true JP2708440B2 (ja) | 1998-02-04 |
Family
ID=26321619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62296250A Expired - Lifetime JP2708440B2 (ja) | 1986-11-26 | 1987-11-26 | 集積回路の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0272799B1 (ja) |
| JP (1) | JP2708440B2 (ja) |
| DE (1) | DE3784149T2 (ja) |
| HK (1) | HK1001908A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5236551A (en) * | 1990-05-10 | 1993-08-17 | Microelectronics And Computer Technology Corporation | Rework of polymeric dielectric electrical interconnect by laser photoablation |
| US5196376A (en) * | 1991-03-01 | 1993-03-23 | Polycon Corporation | Laser lithography for integrated circuit and integrated circuit interconnect manufacture |
| WO1993018545A1 (en) * | 1992-03-10 | 1993-09-16 | Lasa Industries Inc. | Method of laser etching of silicon dioxide |
| US5374590A (en) * | 1993-04-28 | 1994-12-20 | International Business Machines Corporation | Fabrication and laser deletion of microfuses |
| US5922624A (en) * | 1993-05-13 | 1999-07-13 | Imec Vzw | Method for semiconductor processing using mixtures of HF and carboxylic acid |
| US5518956A (en) * | 1993-09-02 | 1996-05-21 | General Electric Company | Method of isolating vertical shorts in an electronic array using laser ablation |
| US6025256A (en) * | 1997-01-06 | 2000-02-15 | Electro Scientific Industries, Inc. | Laser based method and system for integrated circuit repair or reconfiguration |
Family Cites Families (5)
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|---|---|---|---|---|
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| US4414059A (en) * | 1982-12-09 | 1983-11-08 | International Business Machines Corporation | Far UV patterning of resist materials |
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Non-Patent Citations (1)
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| ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ，Ｖｏｌ．２７，Ｎｏ．１０Ａ （１９８５−３） Ｐ．５７６４−５７６５ |
Also Published As
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|---|---|
| EP0272799B1 (en) | 1993-02-10 |
| HK1001908A1 (en) | 1998-07-17 |
| JPH01125937A (ja) | 1989-05-18 |
| EP0272799A1 (en) | 1988-06-29 |
| DE3784149D1 (de) | 1993-03-25 |
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