JP2702126B2 - データ出力回路 - Google Patents
データ出力回路Info
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- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/50—Conversion to or from non-linear codes, e.g. companding
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、PCM録音再生機やPCM再生機などにおいて、
PCMレベル監視のためのデジタルレベル表示装置などに
データを出力するデータ出力回路に関するものである。 〔発明の技術的背景及びその問題点〕 従来PCMレベル監視のためのデジタルレベル表示装置
として第８図に示すものがあった。図において、１は２
の補数で表された16ビットのPCM信号が入力される信号
入力端子、２は信号入力端子１に入力された16ビットの
PCM信号を16ビットの絶対値データに変換する絶対値変
換部であり、該絶対値変換部２における絶対値変換はPC
M信号の最上位ビット（MSB）と他のビットの排他的論理
和を取ることにより行われる。３は絶対値変換部２から
の絶対値変換されたデータの最大値を保持するピークラ
ッチ部であり、該ピークラッチ部３はコンパレータ3a、
Ｌ−ch用レジスタ3b及びＲ−ch用レジスタ3cを有する。
４はＬ−ch及びＲ−chのそれぞれ15ビットのピークデー
タからなる合計30ビットのパラレルデータをシリアル転
送するためのデータ転送用レジスタ、５はCPUであり、C
PU5は予め定められた制御プログラムに従ってピークデ
ータを対数変換し、表示のための表示デコードをし、か
つ表示ドライブするなどの仕事を行う。なお、６はCPU5
により表示デコードの結果によって表示ドライブされる
レベル表示器である。 以上の構成において、信号入力端子１に入力された16
ビットのPCM信号は絶対値変換部２において15ビットの
絶対値データに変換され、ピークラッチ部３に入力され
る。ピークラッチ部３は、入力されたデータがＬ−chデ
ータであるとき、該入力されたデータとＬ−ch用レジス
タ3bに既に保持されているデータとをコンパレータ3aに
おいて比較し、入力されたデータが大きい場合には、入
力データをＬ−ch用レジスタ3bに保持する動作を行う。
Ｌ−ch用レジスタ3b及びＲ−ch用レジスタ3cの各々によ
って保持されている最大値データをCPU5に出力する場
合、まず各レジスタ3b,3cのデータを転送用レジスタ４
に転送し、その後クリア信号を送って両レジスタ3b,3c
をクリアする。次に、CPU5からデータ転送用レジスタ４
にデータ転送クロックを送り、Ｌ−ch及びＲ−chの最大
値データをCPU5にシリアルに出力させる。 CPU5は転送レジスタからのデータに基づきフルスケー
ルデータ、すなわち15ビットが全て“1"の絶対値データ
の場合を0dBとする下式（１）の対数変換を行う。 CPU5は対数変換されたデータＸをレベル表示器６の表示
素子を点灯するために表示デコードし、該デコードした
データでレベル表示器６をドライブする。 以上説明したように従来の回路においては、ピークラ
ッチ部３が15ビット単位でデータを処理しなければなら
ないので、回路規模が大きくなる。また、データをCPU
にシリアルに転送する際に転送時間が長くなり、パラレ
ル転送する際にはデータライン数が多くなるばかりでな
く、データを受け取りこれを処理するCPUにおいても上
式（１）のような複雑な演算を行う必要がありソフトウ
ェアの負担が非常に大きくなるなどの欠点があった。 〔発明の目的〕 本発明は上述のような従来のものの欠点を除去するた
めに成されたもので、回路規模を縮少し、またデータを
より短い時間で或いはより少ないデータライン数で出力
でき、かつデータを受ける側でのデータ処理の負担を低
減することのできるデータ出力回路を提供することを目
的としている。 〔概 要〕 上記目的を達成するため本発明により成されたデータ
出力回路は、絶対値データの最上位ビット側から見て最
初に“1"が出現するビットに対応したｎビットのエリア
デコード値および最初に“1"が出現するビットの次のビ
ットからのｍビットのデータよりｎ＋ｍビットのレベル
データを生成し、所定の期間内での該レベルデータの最
大値を検出して出力することにより、回路規模の低減、
データ出力の高速化或いはデータライン数の低減及びデ
ータ受け側の負担の低減を図っている。 〔実施例〕 以下、本発明の実施例を図に基づいて説明する。 第１図は本発明によるデータ出力回路を適用したデジ
タルレベル表示装置の一実施例を示し、図において、11
は２の補数で表された16ビットのPCM信号が入力される
信号入力端子、２は信号入力端子11に入力された16ビッ
トのPCM信号を15ビットの絶対値データに変換する絶対
値変換部であり、該絶対値変換部12における絶対値変換
はPCM信号のMSBと他のビットの排他的論理和を取ること
により行われる。13は15ビットの絶対値データを対数近
似するために７ビットデータに変換するレベルデータ変
換部、14はレベルデータの最大値を保持するピークラッ
チ部であり、これらは絶対値データをより少ないビット
数のデータに圧縮して出力する圧縮手段と所定の期間内
の圧縮手段からのデータ中で最も大きいデータを記憶す
るレジスタ手段とを構成している。該ピークラッチ部14
はコンパレータ14a、Ｌ−ch用レジスタ14b及びＲ−ch用
レジスタ14cを有している。15はＬ−ch及びＲ−chのそ
れぞれ７ビットのレベルデータの最大値とそれぞれ１ビ
ットのオーバーフローデータとからなる合計16ビットの
パラレルデータをシリアル転送するためのデータ転送用
レジスタ、16はCPUであり、該CPU16は予め定められた制
御プログラムに従ってレベルデータの最大値を対数近似
し、表示のための表示デコードをし、かつ表示ドライブ
するなどの仕事を行う。なお、17はCPU16により表示デ
コードの結果によって表示ドライブされるレベル表示器
である。18は絶対値データが全て“1"であることを検出
するオーバーフロー検出部である。 上記レベルデータ変換部13は詳細には第２図に示すよ
うに構成され、15ビットの絶対値データをそれぞれ入力
するエリアデコーダ13aとエリア分割デコーダ13bとを有
し、それぞれの４ビット出力と３ビット出力とによりな
る７ビットのレベルデータを出力する。 以上の構成において、信号入力端子11に入力された16
ビットのPCM信号は、絶対値変換部12で15ビットの絶対
値データに変換され、レベルデータ変換部13とオーバー
フロー検出部18とに入力される。レベルデータ変換部13
のエリアデコーダ13a（第２図）では、第３図に示すよ
うに、絶対値データの15ビットの各ビットにデコードを
値を与え、MSB側から見て最初に“1"が出現するビット
のデコード値をバイナリデータ４ビットで出力する。ま
た、レベルデータ変換部13のエリア分割デコーダ13b
（第２図）では、MSB側から見て最初に“1"が出現した
ビットの次のビットから３ビットのデータをそのまま出
力する。ただし、最初に“1"が出現したビットの次のビ
ットから３ビット分のデータがない場合は、不足したビ
ットを“0"として出力する。このようにレベルデータ変
換部13に入力された絶対値データは７ビットのレベルデ
ータに変換され、ピークラッチ部14に入力される。 ピークラッチ部14では、入力されたレベルデータがＬ
−chデータであれば、このデータとＬ−ch用レジスタ14
bに既に保持されているデータとをコンパレータ14aで比
較し、入力されているレベルデータが大きい場合には、
入力されているレベルデータをＬ−ch用レジスタ14bに
保持する動作を行う。 Ｌ−ch用レジスタ14b及びＲ−ch用レジスタ14cにそれ
ぞれ保持されている最大値データをCPU16が読出す動作
を行う場合には、まずデータ転送用レジスタ15にレジス
タ14b及び14cのデータをそれぞれ転送し、その後両レジ
スタ14b及び14cにクリア信号を送ってその内容をクリア
する。また、データ転送用レジスタ15には、オーバーフ
ロー検出部18からＬ−ch及びＲ−chそれぞれのオーバー
フローデータも転送されてくる。次にCPU16はデータ転
送用レジスタ15にデータ転送クロックを送り、Ｌ−ch及
びＲ−chの最大値データとオーバーフローデータとを読
込む。このCPU16がデータ転送用レジスタ15から読込む
際のデータ転送フォーマットを第４図に示す。 データを読込んだCPU16は、下式（２）の対数近似を
行い、対数近似されたデータＹを表示のため表示デコー
ドし、該デコード結果によりレベル表示器17の表示素子
をドライブする。 Ｙ＝Ｂ×６−Ｄ−90 ………（２） 上記式（２）中、Ｂはエリアデコーダ出力であり、１〜
15の値をとる。また、Ｄはエリア分割デコーダの３ビッ
ト出力を第５図の変換テーブルによって変換された値で
あり、０〜６の値をとる。 エリアデコーダ出力とエリア分割デコーダ出力から対
数近似したデータと、その対数近似されたデータが出力
される絶対値データの真値の最小値及び最大値との対応
を示すと下表の如くなる。 なお、上述の実施例では、最大値をサンプルする期間
をCPU16により設定するようにしているが、第６図に示
すように回転ヘッド式デジタルオーディオテープデッキ
（Ｒ−DAT）の信号処理部20が最大値をサンプルする期
間を設定するようにしてもよい。このことにより、CPU1
6が時間管理するソフトウェアが軽減され、かつサンプ
ル時間を一定にすることができる。 第７図はその様子を示し、第７図（ａ）に示すフレー
ム信号は回転ヘッドシリンダ１回転に１回出力される１
サイクルが30m秒の信号である。第７図（ｂ）に示すデ
ータラッチ信号はピークラッチ部14のＬ−ch用レジスタ
14b及びＲ−ch用レジスタ14cに保持されている最大値デ
ータをデータ転送用レジスタ15に格納するための15m秒
間隔で出力される信号である。第７図（ｃ）に示すクリ
ア信号はピークラッチ部14のＬ−ch用レジスタ14bとＲ
−ch用レジスタ14cをクリアする信号であり、これはデ
ータラッチ信号が出力された直後に出力される。 上述のように信号を出力することによって、CPU16は1
/2フレームの期間内で信号を読出せばよく、時間管理が
容易となる。また、CPU16の読出しに無関係に一定時間
最大値をサンプルすることができる。 〔効 果〕 以上説明したように本発明によれば、デジタルデータ
を絶対値データに変換後より少ないビット数のデータに
圧縮しているため、回路規模が縮少されると共に、デー
タ伝送時間の短縮或いは伝送ライン数の減少が図られる
ようになっている。 また、出力データは所定の期間内のデータ中で最も大
きいデータであるので、該受け取ったデータによりデジ
タルデータのレベル表示などを好ましく行うことができ
る。
PCMレベル監視のためのデジタルレベル表示装置などに
データを出力するデータ出力回路に関するものである。 〔発明の技術的背景及びその問題点〕 従来PCMレベル監視のためのデジタルレベル表示装置
として第８図に示すものがあった。図において、１は２
の補数で表された16ビットのPCM信号が入力される信号
入力端子、２は信号入力端子１に入力された16ビットの
PCM信号を16ビットの絶対値データに変換する絶対値変
換部であり、該絶対値変換部２における絶対値変換はPC
M信号の最上位ビット（MSB）と他のビットの排他的論理
和を取ることにより行われる。３は絶対値変換部２から
の絶対値変換されたデータの最大値を保持するピークラ
ッチ部であり、該ピークラッチ部３はコンパレータ3a、
Ｌ−ch用レジスタ3b及びＲ−ch用レジスタ3cを有する。
４はＬ−ch及びＲ−chのそれぞれ15ビットのピークデー
タからなる合計30ビットのパラレルデータをシリアル転
送するためのデータ転送用レジスタ、５はCPUであり、C
PU5は予め定められた制御プログラムに従ってピークデ
ータを対数変換し、表示のための表示デコードをし、か
つ表示ドライブするなどの仕事を行う。なお、６はCPU5
により表示デコードの結果によって表示ドライブされる
レベル表示器である。 以上の構成において、信号入力端子１に入力された16
ビットのPCM信号は絶対値変換部２において15ビットの
絶対値データに変換され、ピークラッチ部３に入力され
る。ピークラッチ部３は、入力されたデータがＬ−chデ
ータであるとき、該入力されたデータとＬ−ch用レジス
タ3bに既に保持されているデータとをコンパレータ3aに
おいて比較し、入力されたデータが大きい場合には、入
力データをＬ−ch用レジスタ3bに保持する動作を行う。
Ｌ−ch用レジスタ3b及びＲ−ch用レジスタ3cの各々によ
って保持されている最大値データをCPU5に出力する場
合、まず各レジスタ3b,3cのデータを転送用レジスタ４
に転送し、その後クリア信号を送って両レジスタ3b,3c
をクリアする。次に、CPU5からデータ転送用レジスタ４
にデータ転送クロックを送り、Ｌ−ch及びＲ−chの最大
値データをCPU5にシリアルに出力させる。 CPU5は転送レジスタからのデータに基づきフルスケー
ルデータ、すなわち15ビットが全て“1"の絶対値データ
の場合を0dBとする下式（１）の対数変換を行う。 CPU5は対数変換されたデータＸをレベル表示器６の表示
素子を点灯するために表示デコードし、該デコードした
データでレベル表示器６をドライブする。 以上説明したように従来の回路においては、ピークラ
ッチ部３が15ビット単位でデータを処理しなければなら
ないので、回路規模が大きくなる。また、データをCPU
にシリアルに転送する際に転送時間が長くなり、パラレ
ル転送する際にはデータライン数が多くなるばかりでな
く、データを受け取りこれを処理するCPUにおいても上
式（１）のような複雑な演算を行う必要がありソフトウ
ェアの負担が非常に大きくなるなどの欠点があった。 〔発明の目的〕 本発明は上述のような従来のものの欠点を除去するた
めに成されたもので、回路規模を縮少し、またデータを
より短い時間で或いはより少ないデータライン数で出力
でき、かつデータを受ける側でのデータ処理の負担を低
減することのできるデータ出力回路を提供することを目
的としている。 〔概 要〕 上記目的を達成するため本発明により成されたデータ
出力回路は、絶対値データの最上位ビット側から見て最
初に“1"が出現するビットに対応したｎビットのエリア
デコード値および最初に“1"が出現するビットの次のビ
ットからのｍビットのデータよりｎ＋ｍビットのレベル
データを生成し、所定の期間内での該レベルデータの最
大値を検出して出力することにより、回路規模の低減、
データ出力の高速化或いはデータライン数の低減及びデ
ータ受け側の負担の低減を図っている。 〔実施例〕 以下、本発明の実施例を図に基づいて説明する。 第１図は本発明によるデータ出力回路を適用したデジ
タルレベル表示装置の一実施例を示し、図において、11
は２の補数で表された16ビットのPCM信号が入力される
信号入力端子、２は信号入力端子11に入力された16ビッ
トのPCM信号を15ビットの絶対値データに変換する絶対
値変換部であり、該絶対値変換部12における絶対値変換
はPCM信号のMSBと他のビットの排他的論理和を取ること
により行われる。13は15ビットの絶対値データを対数近
似するために７ビットデータに変換するレベルデータ変
換部、14はレベルデータの最大値を保持するピークラッ
チ部であり、これらは絶対値データをより少ないビット
数のデータに圧縮して出力する圧縮手段と所定の期間内
の圧縮手段からのデータ中で最も大きいデータを記憶す
るレジスタ手段とを構成している。該ピークラッチ部14
はコンパレータ14a、Ｌ−ch用レジスタ14b及びＲ−ch用
レジスタ14cを有している。15はＬ−ch及びＲ−chのそ
れぞれ７ビットのレベルデータの最大値とそれぞれ１ビ
ットのオーバーフローデータとからなる合計16ビットの
パラレルデータをシリアル転送するためのデータ転送用
レジスタ、16はCPUであり、該CPU16は予め定められた制
御プログラムに従ってレベルデータの最大値を対数近似
し、表示のための表示デコードをし、かつ表示ドライブ
するなどの仕事を行う。なお、17はCPU16により表示デ
コードの結果によって表示ドライブされるレベル表示器
である。18は絶対値データが全て“1"であることを検出
するオーバーフロー検出部である。 上記レベルデータ変換部13は詳細には第２図に示すよ
うに構成され、15ビットの絶対値データをそれぞれ入力
するエリアデコーダ13aとエリア分割デコーダ13bとを有
し、それぞれの４ビット出力と３ビット出力とによりな
る７ビットのレベルデータを出力する。 以上の構成において、信号入力端子11に入力された16
ビットのPCM信号は、絶対値変換部12で15ビットの絶対
値データに変換され、レベルデータ変換部13とオーバー
フロー検出部18とに入力される。レベルデータ変換部13
のエリアデコーダ13a（第２図）では、第３図に示すよ
うに、絶対値データの15ビットの各ビットにデコードを
値を与え、MSB側から見て最初に“1"が出現するビット
のデコード値をバイナリデータ４ビットで出力する。ま
た、レベルデータ変換部13のエリア分割デコーダ13b
（第２図）では、MSB側から見て最初に“1"が出現した
ビットの次のビットから３ビットのデータをそのまま出
力する。ただし、最初に“1"が出現したビットの次のビ
ットから３ビット分のデータがない場合は、不足したビ
ットを“0"として出力する。このようにレベルデータ変
換部13に入力された絶対値データは７ビットのレベルデ
ータに変換され、ピークラッチ部14に入力される。 ピークラッチ部14では、入力されたレベルデータがＬ
−chデータであれば、このデータとＬ−ch用レジスタ14
bに既に保持されているデータとをコンパレータ14aで比
較し、入力されているレベルデータが大きい場合には、
入力されているレベルデータをＬ−ch用レジスタ14bに
保持する動作を行う。 Ｌ−ch用レジスタ14b及びＲ−ch用レジスタ14cにそれ
ぞれ保持されている最大値データをCPU16が読出す動作
を行う場合には、まずデータ転送用レジスタ15にレジス
タ14b及び14cのデータをそれぞれ転送し、その後両レジ
スタ14b及び14cにクリア信号を送ってその内容をクリア
する。また、データ転送用レジスタ15には、オーバーフ
ロー検出部18からＬ−ch及びＲ−chそれぞれのオーバー
フローデータも転送されてくる。次にCPU16はデータ転
送用レジスタ15にデータ転送クロックを送り、Ｌ−ch及
びＲ−chの最大値データとオーバーフローデータとを読
込む。このCPU16がデータ転送用レジスタ15から読込む
際のデータ転送フォーマットを第４図に示す。 データを読込んだCPU16は、下式（２）の対数近似を
行い、対数近似されたデータＹを表示のため表示デコー
ドし、該デコード結果によりレベル表示器17の表示素子
をドライブする。 Ｙ＝Ｂ×６−Ｄ−90 ………（２） 上記式（２）中、Ｂはエリアデコーダ出力であり、１〜
15の値をとる。また、Ｄはエリア分割デコーダの３ビッ
ト出力を第５図の変換テーブルによって変換された値で
あり、０〜６の値をとる。 エリアデコーダ出力とエリア分割デコーダ出力から対
数近似したデータと、その対数近似されたデータが出力
される絶対値データの真値の最小値及び最大値との対応
を示すと下表の如くなる。 なお、上述の実施例では、最大値をサンプルする期間
をCPU16により設定するようにしているが、第６図に示
すように回転ヘッド式デジタルオーディオテープデッキ
（Ｒ−DAT）の信号処理部20が最大値をサンプルする期
間を設定するようにしてもよい。このことにより、CPU1
6が時間管理するソフトウェアが軽減され、かつサンプ
ル時間を一定にすることができる。 第７図はその様子を示し、第７図（ａ）に示すフレー
ム信号は回転ヘッドシリンダ１回転に１回出力される１
サイクルが30m秒の信号である。第７図（ｂ）に示すデ
ータラッチ信号はピークラッチ部14のＬ−ch用レジスタ
14b及びＲ−ch用レジスタ14cに保持されている最大値デ
ータをデータ転送用レジスタ15に格納するための15m秒
間隔で出力される信号である。第７図（ｃ）に示すクリ
ア信号はピークラッチ部14のＬ−ch用レジスタ14bとＲ
−ch用レジスタ14cをクリアする信号であり、これはデ
ータラッチ信号が出力された直後に出力される。 上述のように信号を出力することによって、CPU16は1
/2フレームの期間内で信号を読出せばよく、時間管理が
容易となる。また、CPU16の読出しに無関係に一定時間
最大値をサンプルすることができる。 〔効 果〕 以上説明したように本発明によれば、デジタルデータ
を絶対値データに変換後より少ないビット数のデータに
圧縮しているため、回路規模が縮少されると共に、デー
タ伝送時間の短縮或いは伝送ライン数の減少が図られる
ようになっている。 また、出力データは所定の期間内のデータ中で最も大
きいデータであるので、該受け取ったデータによりデジ
タルデータのレベル表示などを好ましく行うことができ
る。
【図面の簡単な説明】
第１図は本発明の一実施例を示す電気回路ブロック図、
第２図は第１図中の一部分の詳細を示す電気回路ブロッ
ク図、 第３図は絶対値データに対するデコード値の付与の仕方
を示す説明図、 第４図はCPUへの転送データのフォーマットを示す図、 第５図はエリア分割デコーダ出力の変換テーブルを示す
図、 第６図は本発明の他の実施例を示す電気回路ブロック
図、 第７図は第６図の実施例におけるタイミングチャート
図、 第８図は従来例を示す電気回路ブロック図である。 12……絶対値変換部、13……レベルデータ変換部、13a
……エリアデコーダ、13b……エリア分割デコーダ、14a
……コンパレータ、14b,14c……レジスタ、15……デー
タ転送用レジスタ。
ク図、 第３図は絶対値データに対するデコード値の付与の仕方
を示す説明図、 第４図はCPUへの転送データのフォーマットを示す図、 第５図はエリア分割デコーダ出力の変換テーブルを示す
図、 第６図は本発明の他の実施例を示す電気回路ブロック
図、 第７図は第６図の実施例におけるタイミングチャート
図、 第８図は従来例を示す電気回路ブロック図である。 12……絶対値変換部、13……レベルデータ変換部、13a
……エリアデコーダ、13b……エリア分割デコーダ、14a
……コンパレータ、14b,14c……レジスタ、15……デー
タ転送用レジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 岡本 宏夫
神奈川県横浜市戸塚区吉田町292 株式
会社日立製作所家電研究所内
(72)発明者 畑中 裕治
神奈川県横浜市戸塚区吉田町292 株式
会社日立製作所家電研究所内
(56)参考文献 特開 昭59−175084（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．順次入力されるPCMデータを絶対値データに変換す
る絶対値変換手段と、 該絶対値変換手段からの絶対値データの最上位ビット側
から見て最初に“1"が出現するビットに対応したｎビッ
トのエリアデコード値および最初に“1"が出現するビッ
トの次のビットからのｍビットのデータよりｎ＋ｍビッ
トのレベルデータを生成するレベルデータ生成手段と、 所定の期間内での該レベルデータの最大値を検出して記
憶する最大値検出手段と、 該最大値検出手段に記憶されている最大値を出力する出
力手段と を備えることを特徴とするデータ出力回路。 ２．該レベルデータ生成手段は、該絶対値変換手段から
の絶対値データの最上位ビット側から見て最初に“1"が
出現するビットに対応した４ビットのエリアデコード値
および最初に“1"が出現するビットの次のビットからの
３ビットのデータより７ビットのレベルデータを生成す
る ことを特徴とする特許請求の範囲第１項記載のデータ出
力回路。 ３．該出力手段より出力されたデータを表示するレベル
表示手段を備える ことを特徴とする特許請求の範囲第１項記載のデータ出
力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62205042A JP2702126B2 (ja) | 1987-08-20 | 1987-08-20 | データ出力回路 |
| US07/234,862 US4897653A (en) | 1987-08-20 | 1988-08-22 | Data outputting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62205042A JP2702126B2 (ja) | 1987-08-20 | 1987-08-20 | データ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6449194A JPS6449194A (en) | 1989-02-23 |
| JP2702126B2 true JP2702126B2 (ja) | 1998-01-21 |
Family
ID=16500485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62205042A Expired - Fee Related JP2702126B2 (ja) | 1987-08-20 | 1987-08-20 | データ出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4897653A (ja) |
| JP (1) | JP2702126B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69023803T2 (de) * | 1989-04-27 | 1996-08-08 | Matsushita Electric Ind Co Ltd | Daten-Kompandierungsverfahren und Daten-Kompressor/Dehner. |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4682152A (en) * | 1981-04-20 | 1987-07-21 | Hitachi, Ltd. | Digital data companding |
| JPS59175084A (ja) * | 1983-03-24 | 1984-10-03 | Matsushita Electric Ind Co Ltd | デイジタル録音再生装置のレベル表示装置 |
| EP0178813B1 (en) * | 1984-10-01 | 1993-08-18 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for encoding binary data |
-
1987
- 1987-08-20 JP JP62205042A patent/JP2702126B2/ja not_active Expired - Fee Related
-
1988
- 1988-08-22 US US07/234,862 patent/US4897653A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4897653A (en) | 1990-01-30 |
| JPS6449194A (en) | 1989-02-23 |
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