JP2697800B2 - ディスプレイシステム - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、ディスプレイシステ
ム、詳細にはプロセッサと制御手段を含むディスプレイ
システムに関する。 【０００２】 【従来の技術および課題】従来の領域分割は、大規模コ
ンピューターを使用して行なわれていた。このような場
合に、所望の領域におかれるべきデータはメインコンピ
ューター内にあるソフトウエアで計算され、そして、そ
のデータは新しいディスプレイフレームとしてディスプ
レイ装置に転送されていた。また、ディスプレイシステ
ムのデータは、ディスプレイ用に領域、即ち、窓によっ
てデータブロックに構成されていなかった。さらに、デ
ィスプレイの垂直および水平領域への区分は大規模コン
ピューターによりソフトウエアで行なわれていて、ロー
カルディスプレイ装置においては行なわれていなかっ
た。 【０００３】 【課題を解決するための手段及び作用】本願発明のディ
スプレイシステムは、ディスプレイスクリーン上の表示
内容に対応するデータを完全区分領域毎に記憶可能なデ
ィスプレイメモリと、プログラム命令、及び、前記ディ
スプレイメモリ上アドレス情報及びディスプレイスクリ
ーン上行情報を記憶するメインメモリと、前記メインメ
モリに記憶された前記プログラム命令に従って作動する
プロセッサと、前記プロセッサからのコマンド信号に応
答しかつ前記プロセッサと非同期に作動する制御手段で
あって、前記メインメモリに記憶された前記ディスプレ
イメモリ上アドレス情報及びディスプレイスクリーン上
行情報に従って、前記ディスプレイメモリに記憶された
データに基づいた内容をディスプレイスクリーン上の所
定位置に表示する前記制御手段を含むディスプレイシス
テムである。この構成により、システム全体を制御する
プロセッサと非同期に作動する制御手段が表示制御を行
うので、プロセッサ自体がシステム全体の制御と表示制
御の双方を行うのに比し、システム全体の制御及び表示
制御への影響を軽減できる。即ち、プロセッサにかかる
処理負荷を減少させることができる。又、メインメモリ
に記憶されたディスプレイメモリ上アドレスに従って、
データを完全区分領域毎に記憶可能なディスプレイメモ
リがアクセスされ、アクセスされた領域の表示データを
表示することができるため、例えば現在表示している領
域の半分の行を新たに表示しようとする場合に、その半
分の行の領域内のデータを新たに発生させディスプレイ
メモリに新たに記憶させることは必要なく、メインメモ
リに記憶されたディスプレイメモリ上アドレスを修正す
るだけで対応ができる。即ち、完全区分領域の表示変更
にも容易に対応できる。これを一実施例で説明すれば、
プロセッサ（ＣＰＵ１０）とは別個に設けられた制御手
段（ＣＲＴコントローラ１６）がメインメモリ（ターミ
ナルメモリ４８）のフォーム２用のＲＴＤに記憶された
ディスプレイメモリ上アドレスに従って、データを完全
区分領域毎に記憶可能なディスプレイメモリ９６をアク
セスしディスプレイスクリーンに表示せしめるディスプ
レイシステムである。 【０００４】 【実施例】本発明の一実施例においては、マイクロプロ
セッサーがランダムアクセス・メインメモリに蓄積され
た命令リストに従ってシステム動作を制御している。そ
のメインメモリは、命令リストの一部を蓄積しており、
命令の完全なリストは一つ以上のＧＲＯＭで構成された
マスデータ蓄積メモリに蓄積されている。別のＲＯＭが
システムを初期化する命令リストを有しており、バッテ
リによって電源を供給されているＣＭＯＳ ＲＡＭで構
成される不揮発性メモリが、電源がオフになった時のた
めに、システム構成パラメータを蓄積している。ＣＲＴ
のような表示装置が、ディスプレイコントローラー、可
視アトリビュート（属性）発生器、ディスプレイメモリ
およびキャラクタＲＯＭで構成される表示制御装置によ
り制御される。別のキャラクターセットが、アトリビュ
ート発生器を介して、ディスプレイコントローラーによ
りアクセスされるキャラクターＲＡＭによって設けられ
る。ディスプレイコントローラーは、システムのマイク
ロプロセッサーと非同期でディスプレイメモリにアクセ
スするので処理時間は減少し、プロセッサーの処理能力
を増大させる。 【０００５】システムアーキテクチュア 図１Ａから図１Ｃには、本発明の一実施例であるディス
プレイ・ターミナルのブロック図が示されている。シス
テム用のマイクロプロセッサＣＰＵ１０、システム制御
バス１２およびシステムアドレスバス１４に接続されて
いる。この制御バス１２とアドレスバス１４とは、ＣＲ
ＴコントローラーＣＲＴＣ１６、（カウンタータイマー
回路）ＣＴＣ１８、（二重非同期トランスミッター／レ
シーバー）ＤＡＲＴ２０、（直列入出力装置）ＳＩＯ２
２、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
タイマー２４およびメモリＩ／Ｏデコーダー２６に連結
されている。またシステムアドレス１４はシステムリー
ドオンリーメモリ（ＲＯＭ）２７、ＤＲＡＭアドレスマ
ルチプレクサー２８、テストＲＯＭ２９、ＣＭＯＳＲＡ
Ｍ３０および制御用Ｉ／Ｏ装置３２に連結されている。
バッテリ３１がＣＭＯＳ ＲＡＭ３０に接続されてい
て、これによって電源がオフ状態の間ＣＭＯＳ ＲＡＭ
３０をバックアップしている。ＣＰＵ１０は、トランシ
ーバー（ＸＣＶＲ）３４用の両方向用バッファを介して
システムデータバス３６に連結されている。データバス
３６は、コントラストレジスタ３８、ＣＲＴＣ１６、Ｃ
ＴＣ１８、ＤＡＲＴ２０およびＳＩＯ２２に接続されて
いる。データバス３６はトランシーバー４０を介してメ
モリデータバス４２に接続され、このメモリーデータバ
スはシステムＲＯＭ２７および一連のＤＲＡＭ４８ａ−
４８ｃに連結されている。各ＤＲＡＭは、ＤＲＡＭタイ
マー２４およびＤＲＡＭアドレスバス５０に接続され、
ＤＲＡＭアドレスバス５０は、ＤＲＡＭマルチプレクサ
ー２８に接続されている。また、データバス３６はＸＣ
ＶＲ４４を介してＩ／Ｏデータバス４６に接続され、こ
のＩ／Ｏデータバス４６は、テストＲＯＭ２９、ＣＭＯ
Ｓ ＲＡＭ３０および制御Ｉ／Ｏ３２に接続されてい
る。 【０００６】プログラムは、大規模リードオンリメモリ
ＧＲＯＭ５２−１ないし５２−８に蓄積されている。Ｇ
ＲＯＭは共通ＧＲＯＭバス５４に接続され、このＧＲＯ
Ｍバス５４は、ＧＲＯＭ Ｉ／Ｆ５６を介してＩ／Ｏデ
ータバス４６に接続されている。 【０００７】オペレーターは、ケーブル６２を介してキ
ーボードＩ／Ｆ６０に接続されたキーボード５８によ
り、本ターミナルとインターフェイスする。このキーボ
ード５８は指示を処理する専用のコンピューター６４を
有しており、ＣＰＵ１０に対する負荷を最小にする。 【０００８】一連の試験マルチプレクサー６６，６８お
よび７０は、それぞれＤＡＲＴ２０およびＳＩＯ２２の
チャンネルＢおよびＡに接続され、ローカル動作モード
におけるターミナルのループバックテストを行う。一組
の通信バス７２，７４および７６は、制御Ｉ／Ｏ装置３
２および試験マルチプレクサー６６，６８および７０に
それぞれ接続されている。プリンターのような周辺装置
への通信は、通信バス７２および７４から補助入出力部
ＡＵＸ（１）およびＡＵＸ（２）にそれぞれ接続された
ＥＩＡドライバーレシーバー７８および８０を介して行
なわれている。ホストコンピューターとの通信は、ＰＭ
インターフェイス８２およびＥＩＡドライバーレシーバ
ー８４を介して図においてホストで示されている入出力
部に接続された通信バス７６によって行なわれている。
より離れたところとの通信は、また通信バス７６に接続
された内部変調−復調器（ＭＯＤＥＭ）８５により行な
われている。ＰＭＩ／Ｆ８２は、種々のＨＯＳＴコンピ
ューターとターミナル通信を可能にする“パーソナルモ
ジュール”（図示せず）に接続することもできる。ボー
レイトマルチプレクサー８６は、通信バス７６および制
御Ｉ／Ｏ３２に接続され、ＨＯＳＴコンピューターとの
ボーレイトとの同期選択を行っている。ボーマルチプレ
クサー８２のタイミングはＣＴＣ１８のタイマー１８−
０によって行なわれている。ＡＵＸ（１）およびＡＵＸ
（２）ポートに対するボーレイトタイミングは、ＣＴＣ
１８のタイマー１８−２，１８−１によって行なわれて
いる。タイマー１８−３は、システムタイマーとしての
機能を有している。 【０００９】図１Ｃに点線で示す通信オプションユニッ
ト８７は、ホスト入出力部、システムアドレスバス１４
およびオプションＩ／Ｆ８８を介して通信バス７６に接
続されている。このユニット８７は従来周知の方法によ
ってローカルおよび電流ループ通信を行うために使用さ
れ、ここで詳細には説明しない。 【００１０】本ターミナルは、コントローラーＣＴＲＣ
１６によって駆動されるＣＲＴ（図示せず）のようなヒ
デオ表示手段によりオペレーターと対話する。種々のキ
ャラクターアトリビュートを有するキャラクターの発生
は以下により詳細に説明する。しかしながら、簡単に
は、キャラクターは、キャラクターバス９２によりＣＲ
ＴＣ１６に接続されたキャラクターＲＯＭ９０に蓄積さ
れている。キャラクターは、ビデオアトリビュート発生
器ＶＡＧ９４によって発生された選択可視“アトリビュ
ート”とともにＲＡＭ表示メモリ９６に蓄積され、この
メモリ９６はレジスタ／バッファ９８を介してＣＲＴＣ
１６に接続されている。本ターミナルにおいては、“ア
トリビュート”は個々のキャラクターに関連して次のい
ずれかを意味するように定義されている：高／普通の明
度、点滅、アンダーライン、逆転像、２倍高さキャラク
ター、非表示２倍幅キャラクターおよび２倍高さ／幅キ
ャラクター。 【００１１】ＶＡＧ９４は、ＣＲＴＣ１６およびディス
プレイメモリ９６にアトリビュートバス１００によって
接続され、制御バス１０２を介してＣＲＴＣ１６のみに
接続されている。ディスプレイメモリ９６は、図１Ａか
ら図１Ｃに示すように接続された追加のＲＡＭ１０４に
よって拡張可能となっている。ドットバス１０７を介し
てキャラクターバス９２およびＶＡＧ９４に接続された
キャラクタージェネレイターＲＡＭ１０６を設けること
により、別のキャラクターを発生することもできる。Ｃ
ＲＴの濃度レベルは、ＶＡＧ９４に接続されたビデオ増
幅器１０８を介してプログラマブルコントラストレジス
タ３８によって制御されている。 【００１２】メモリシステムマップおよびアーキテクチ
ュア 図２は、１６進形式の種々のメモリの割当てを示す本発
明のメモリマップを示している。メモリロケーション０
０００−７ＦＦＦの８ビットバイトが基本であるが、こ
れはＤＲＡＭ４８ｂおよび４８ｃを追加することによ
り、メモリロケーション８０００−ＦＦＦＦの６４Ｋバ
イトまで拡張することが可能である。 【００１３】メモリロケーション００００−１ＦＦＦ
は、システムＲＯＭ２７に割り当てられ、これは、ＧＲ
ＯＭに設けられているプログラム蓄積メモリからＤＲＡ
Ｍ４８ａをロードする命令や電源投入時におけるシステ
ムの初期化および診断を制御するプログラムの２Ｋバイ
ト（８Ｋまでの拡張可能）を有している。ＤＲＡＭ４８
ａはターミナルを制御する命令を実行するためにＣＰＵ
１０によって使用されている。 【００１４】ロケーションの２，０００−３，０００
は、試験ＲＯＭ２９（最大４Ｋバイト）に割り当てら
れ、この試験ＲＯＭ２９は、主に製造時にシグネチュア
ー分析のような試験および診断用に使用される。 【００１５】アドレス３，０００は、オペレーターによ
ってセットされたようにＣＲＴの濃度レベルを制御する
ためにコントラストレジスタ３８にデータを蓄積する書
き込み専用のメモリロケーションである。アトリビュー
トビデオオン／オフ、バックグラウンド選択および明度
の選択もまたレジスタ３８によって制御されている。 【００１６】メモリロケーション３Ａ００−３Ａ７Ｆ
は、キーボード５８によって送られたデータの入力、お
よび関連する割込みのリセット、並びにキーボードへの
データ送出に関連する。 【００１７】メモリロケーション３Ａ８０−３Ａ８７へ
の読み出し書き込み命令は、制御Ｉ／Ｏ装置３２からＣ
ＰＵ１０へターミナル構成、すなわちどの基本および拡
張装置が設置されているかを連絡するとともに、オペレ
ーターによって選択された種々の通信装置の動作モード
の構成を連絡する。ロケーション３Ｂ００は、上述した
機能を有する通信オプションユニット８７用に用意され
ている。 【００１８】ロケーション３Ｅ００−３ＥＦＦは、２５
６バイトＣＭＯＳ ＲＡＭ３０に割り当てられ、このＣ
ＭＯＳ ＲＡＭ３０は、電源オフ時にその内容が保存さ
れるようにバッテリ３１によって電力が供給されてい
る。電源が回復した時に、ターミナルがすぐにＨＯＳＴ
コンピューターと通信できるようにＣＭＯＳ ＲＡＭ３
０は、通信ボーレートのようなターミナル構成情報を蓄
積している。 【００１９】ＣＲＴスクリーン上に表示するためのキャ
ラクターや関連アトリビュートを蓄積しているディスプ
レイメモリ９６は、ＣＲＴコントローラー１６を介して
Ｉ／Ｏ装置としてアクセスされ、このディスプレイメモ
リ９６は、２Ｋ１６ビットバイトを有し、２Ｋごとに８
Ｋまで拡張可能である。 【００２０】ＧＲＯＭ蓄積メモリは、メモリロケーショ
ン３Ｂ８０で、ＤＲＯＭ Ｉ／Ｆ５６をアドレスするこ
とによりアクセスされる。このロケーションからの読み
出しは、選択されたＧＲＯＭから４ビットのデータを入
力し、このメモリロケーションへの書き込みに、ＧＲＯ
Ｍをアクセスするためのアドレスおよび制御情報を出力
する。基本ターミナル構成において３個の１６Ｋバイト
ＧＲＯＭ、５２−１，５２−２、および５２−３は、４
８Ｋバイトプログラム蓄積メモリを形成している。これ
はＧＲＯＭ５２−４ないし５２−８を追加することによ
り１６Ｋ毎に最大１２８Ｋバイトまで拡張することがで
きる。図１Ａにおいて点線１１０は動作およびプログラ
ム蓄積メモリ用拡張部分を示している。基本的には、Ｇ
ＲＯＭは、低価格大規模データ蓄積用のＰＭＯＳメタル
ゲートリードオンリメモリである。本ターミナルにおい
てはプログラム命令はＣＰＵ１０によって実行されるの
に必要なように、ＧＲＯＭからＤＲＡＭ動作システムメ
モリにモードされる。このように１６Ｋ ＤＲＡＭは、
４８Ｋのプログラム命令を実行するために使用すること
ができる。ＤＲＡＭへプログラム命令をオーバーレイす
る同様な方法は、“仮想メモリマイクロコンピュータア
ーキテクチュア”という名称でスケルトンらの発明に係
る出願特願昭５６−１５３５１０号に記述されている。 【００２１】ディスプレイコントロールシステム 本ターミナルのディスプレイ制御装置は、ＣＲＴコント
ローラー１６、ビデオアトリビュート発生器９４、ディ
スプレイメモリ９６、キャラクターＲＯＭ９０、コント
ラストレジスタ３８と関連回路、および拡張メモリ１０
４および１０６から構成されている。簡単にはＣＲＴＣ
１６は、ＣＲＴ用の水平および垂直タイミングを供給
し、ＣＲＴリフレッシュのためディスプレイメモリ９６
をアドレスしたり、キャラクターＲＯＭ９０およびキャ
ラクター発生器１０６に対し走査ラインアドレスを供給
したり、ＣＲＴ上のカーソルを制御したり、ＣＰＵ１０
とディスプレイメモリ９６またはキャラクター発生器１
０６間のデータ転送を制御したり、ビデオアトリビュー
ト発生器９４を制御している。ＶＡＧ９４は、並列ドッ
トデータを直列のビデオデータに変換したり、アトリビ
ュートや制御入力に従ってドットデータを修正したり、
ビデオドットクロックからキャラクタークロックを発生
したり、キャラクター発生器アクセス用のデータパスを
供給している。ＣＲＴは、２５行×８０または１３２列
で情報を表示し、ターミナルステータスメッセージ用に
リザーブされた第２５行目を有するように構成されてい
る。列／行アドレスによって確定される各キャラクター
セルは、９×１１ドットまたはピクセルであり、キャラ
クターサイズは７×９ピクセルである。 【００２２】本ターミナルは、オペレータまたはＨＯＳ
Ｔコンピューターによって、ディスプレイメモリをいく
つかの部分に割けられるようになっている。各区分は編
集境界とよばれている。この部分は、ディスプレイの行
で定義され、各行は８０または１３２列のディスプレイ
情報で構成されている。さらに、編集境界はフィールド
を有していないが、キャラクター−バイ−キャラクター
ベイスでディスプレイアトリビュートを有しているフォ
ーマット化されていないディスプレイであるように定義
されてもよい。フォーマット化されたディスプレイはＦ
ＯＲＭと呼ばれこれは少くとも１つのフィールドを有
し、キャラクター−バイ−キャラクターベースでディス
プレイアトリビュートを有することもできる。 【００２３】 【００２４】フォーマットされた編集境界は、“領域”
で構成される。領域は、オペレータによって見られるデ
ィスプレイ行の連続的な数で定義される。ひとつの領域
に対して可能な連続行の最大数は２４であり、最小数は
１である。しかしながら、この領域データは、定義され
た領域に対して割り当てられたディスプレイ行を超えて
もよい。これはスクロール領域と呼ばれる。さらに、領
域は、完全区分、左区分、または、右区分として定義さ
れる。完全区分領域は、ＣＲＴディスプレイスクリーン
上の全ての列を使用してオペレータに表示され領域であ
る。左区分領域は、ＦＯＲＭの記述子“フォーム２”や
“フォーム用ＲＤＴ”によって定義された垂直スプリッ
ト列の左側の全ての列を使用してオペレータに表示され
る領域であり、右区分は、フォーム２はフォーム２用Ｒ
ＴＤによって定義された垂直スプリット列を含んだ右側
の全ての列を使用してオペレータに表示される領域であ
る。もしある領域が表示のみであって、オペレータがそ
の領域にアクセスしないものである場合には、その全領
域は“保護領域”として定義される。垂直スプリットは
どのＦＯＲＭに対しても存在し得るが、ただ１つの垂直
スプリットがいずれか１つのＦＯＲＭに存在するのであ
る。垂直スプリットは、いずれかの右区分領域の開始列
を定義するある選択された列（１−８０または１−１３
２）である。 【００２５】各領域は“窓”である。同時にディスプレ
イに全データを表示する窓は、固定領域あるいはスクロ
ールできない領域と呼ばれる。窓に割り当てられたデー
タの一部のみを示す窓はスクロール領域と呼ばれる。ど
の編集境界も少くとも１つの窓を有する。窓は全てのタ
ーミナルメモリを構成する編集境界の全てから成り得る
が、窓はなお存在する。そして実際に、各領域は、個々
の独立したディスプレイとして機能することもできる。 【００２６】一例として、又ＦＯＲＭおよび領域の概念
を理解するために、図３は、オペレータによって見るこ
とができるディスプレイスクリーンを４つの領域に分割
した場合について示している。この例では、ターミナ
ル、即ちシステムはホストコンピュータにより構成が決
められ、２つの編集境界、即ちＦＯＲＭが定義されてい
る。ターミナルメモリ、即ちＤＲＡＭがＦＯＲＭの記述
子としてフォーム１とフォーム２を有し、更にフォーム
１及び２は領域データテーブル（ＲＤＴ）をそれぞれ有
する。フォーム１はオペレータがアクセスしないディス
プレイメモリ上の領域（アドレス０−９）を定義してい
る。フォーム２はディスプレイスクリーンを構成する情
報を有している。即ちフォーマッテド“７２”はオペレ
ータがアクセスしうる領域である旨を意味し、垂直スプ
リット列“４０”はディスプレイスクリーンの列４０に
垂直スプリットがあることを示し、ステータスメモリ行
“１０”はディスプレイメモリ９６のアドレス“１０”
から表示用データが蓄積されていることを示し、エンド
メモリ行“５０”は表示用データが蓄積されいている最
終アドレスを示す。さらにフォーム１用のＲＤＴは、フ
ォーム１で定めたディスプレイメモリのアドレス“０”
から“９”までに関する情報を有するものであるが、こ
こでは詳細な説明は省略し、フォーム２で定めたディス
プレイスクリーンの区分領域をあらわす情報を記憶した
フォーム２用のＲＤＴについて説明する。ディスプレイ
メモリで示すように、４つの領域の各々はスクロール可
能な領域となっている。即ち、各領域において、蓄積さ
れているデータすべてがディスプレイスクリーンに表示
されているわけではない。また、この例におけるシステ
ムでは、２ページのディスプレイメモリ９６を有するよ
うに構成されているので、ディスプレイスクリーンには
一度に２４ラインしか表示できないけれども、領域定義
のために有効な４８ラインの情報がある。フォーム２用
のＲＤＴは、４つの関連するテーブルを有しており、そ
れはディスプレイスクリーン上の各領域に対して一つず
つ対応している。各ＲＤＴは８バイトの情報を有してい
る。まず、領域１のＲＤＴについて説明すると、ＲＥＧ
ＮＵＭ“８１”で示すバイト０は、ディスプレイスクリ
ーン上に左又は右の区分領域をあらわす所定の領域番号
で、“８１”は左の区分領域１を表す。バイト１は、領
域１に対するディスプレイスク リーン上の開始行を指
す。バイト２は、現在の表示データが蓄積されているデ
ィスプレイメモリ９６の開始アドレスを指している。バ
イト３は、領域１の全データが蓄積されているディスプ
レイメモリ９６の開始アドレスを指し、バイト４は、デ
ィスプレイスクリーン上の領域１の終了行を指し、バイ
ト５は、現在の表示データが蓄積されているディスプレ
イメモリ９６の終了アドレスを指している。バイト６
は、領域１の全データが蓄積されているディスプレイメ
モリ９６の終了アドレスを指し、バイト７は、ディスプ
レイスクリーン上の領域１に対する最大関係列を指す。
従って、領域１のデータは、ディスプレイメモリ９６の
ロケーション（アドレス）１０−２４に蓄積されている
が、ディスプレイスクリーンの領域１で現在ディスプレ
イされている情報は、ディスプレイメモリ９６のロケー
ション１２−１９に蓄積された８行から形成されてディ
スプレイスクリーン上の行０−７に現れている。即ち、
ディスプレイメモリ９６のロケーション１２−１９に蓄
積されたデータが、現在表示されている領域１の窓を構
成している。この領域１と同様に領域２、領域３および
領域４についても、フォーム２用の各ＲＤＴがそれぞれ
８バイトの情報を有している。領域２については、バイ
ト０のＲＥＧＮＵＭ“４２”は右の区分領域２を表し、
バイト７は、領域１と同様にディスプレイスクリーン上
の領域２の最大関係列を指す。他のバイトについては上
記した領域１のディスプレイ手法と同じなので説明は省
略するが、現在表示されているデータはディスプレイメ
モリ９６のロケーション１１−１８に蓄積されたデータ
であることが示されている。従って、領域２は、領域１
と同じ行及び列数でディスプレイスクリーンを占有する
右側の区分領域であるので、領域２のディスプレイの窓
は領域１の窓と同じ大きさである。領域３については、
バイト０のＲＥＧＮＵＭ“Ｃ３”が完全区分領域３を表
し、バイト７は、ディスプレイスクリーン上の最大関係
列、即ち右側端を指す。他のバイトは上記した領域１の
ディスプレイ手法と同じである。現在表示されているデ
ィスプレイメモリ９６上のデータはロケーション２５−
３７で示される。また、領域４については、バイト０の
ＲＥＧＮＵＭ“Ｃ４”が完全区分領域４を表し、かつバ
イト７はディスプレイスクリーン上の最大関係列として
右側端を示す。他のバイトは上記領域１の説明と同じデ
ィスプレイ手法である。 【００２７】図３においては、ディスプレイスクリーン
上の行に対応するディスプレイメモリの行の情報は順番
に示されているけれども、実際にはどのようなディスプ
レイメモリロケーションにおかれてもよい。 【００２８】編集機能は、従来行なわれていたようなデ
ィスプレイメモリのデータの全てのブロックを再編成す
るというよりもむしろ単にポインターを変えることによ
って達成されている。また、ＣＲＴＣ１６はＣＰＵ１９
と非同期に動作するので、ＣＰＵ１０にかかる負荷は減
少する。 【００２９】 【表１】 【００３０】 【表２】 【００３１】 【表３】【００３２】ディスプレイコントローラー 一実施例においては、ディスプレイコントローラーＣＲ
ＴＣ１６は、単一の集積回路素子であって、それは非イ
ンタレース方式を含む標準または非標準のラスター−ス
キャンＣＲＴモニター用のシグナルを発生する。ＣＲＴ
Ｃ１６は、水平および垂直フォーマッティング、ディス
プレイメモリ９６およびカーソルアドレスを制御する。
内部キャラクターおよびアトリビュートデータレジスタ
は、ＣＰＵ１０とディスプレイメモリ９６またはビデオ
アトリビュートジェネレーター９４間のアトリビュート
およびキャラクターデータの転送を制御するように同期
している。上述したように、コントローラー１６とその
関連回路は、行あたりのキャラクターの数や、行あたり
の走査ラインの数およびディスプレイフレームあたりの
行の数を決定するのに加えて、スムーズなスクローリン
グやスプリットスクリーン機能を有している。また、Ｖ
ＡＧ９４とともに、種々のキャラクターアトリビュート
機能が設けられている。 【００３３】図４Ａから図４Ｃには、ＣＲＴＣ１６がブ
ロック図で示されている。コントローラー１６は、シス
テムアドレスバス１４さらに（選択ラインＡ０−Ａ
２）、システムデータバス３６（データラインＤ０−Ｄ
７）およびシステム制御バス１２（ＲＢ１、ＷＲ１、お
よびＣＥ１）を介してＣＰＵ１０とインターフェイスし
ている。ラインＡ０−Ａ２はアドレスデコードロジック
回路１１２に接続されている。ラインＤ０−Ｄ７は内部
データバス１１４に接続されているデータバッファ１１
３に接続されている。制御バス１２からの信号ラインは
Ｉ／Ｏ制御ロジック回路１１６に接続されている。アド
レスデコーダー１１２は、Ｉ／Ｏ制御ロジック１１６の
出力とともに３つのアドレス入力をデコードすることに
より、データバス１１４に接続された種々の内部レジス
タを制御している。表１および２は、３つの選択ライン
Ａ０−Ａ２に対する書き込みおよび読み出し割り当てを
示している。Ｉ／Ｏ制御回路１１６は、ＣＰＵ１０から
の制御信号をゲートしデータバッファ１１３およびバス
プリチャージを制御している。 【００３４】データバス１１４に接続された制御レジス
タ１１８は、表３に示されている制御ビットを有する書
き込みレジスタである。ビット０（ＤＦＭＳ）は標準ま
たは別の表示フォーマットを選択している。ビット０の
論理値は、図８に示すＡＤＦ信号のような出力である。
ビット１（ＣＵＲＯＮ）はカーソル出力を可能にしてい
る。制御ビット１をゼロにセットすると無条件にカーソ
ル出力は禁止される。ビット２（ＣＢＬＩＮＫ）は、点
滅するカーソルまたは点滅しないカーソルを選ぶ。ビッ
ト３（ＥＮＬＡ）は、コントローラ１６に対する動作モ
ードをセットする。イネーブルにすることにより、各行
の行アトリビュートを有するディスプレイメモリフォー
マットを考慮することになる。デスイネーブルである
と、ディスプレイフォーマットは、従来のものと仮定さ
れ、すなわち各行は行アトリビュートを有しない次にデ
ィスプレイされる行により順次継続される。制御ビット
４（ＣＯＵＴ）の論理値はディスプレイメモリ９６に対
する読み出しまたは書き込みの間信号 【外１】 として現われる。アクティブディスプレイの間この信号
はインアクティブであり（Ｈｉｇｈ）、リトレースの間
この信号はアクティブである（低）。制御ビット５（Ｔ
ＳＴＭＤ）をセットすると、ディスプレイフォーマット
を行あたり１６キャラクターおよびキャラクター行あた
り２走査ラインにへらす。このビットをリセットするこ
とにより、通常の装置動作を可能にする。これは主とし
て試験または検査の目的に使用されている。 【００３５】データバス１１４に接続されたコマンドレ
ジスタ１２０は、８ビットの書き込み専用レジスタであ
り、ＣＰＵ１０がディスプレイメモリ読み出しおよび書
き込み命令、スクロール命令、または割り込み命令を発
する。ビット割当てを表５に示す。 【００３６】データバス１１４に接続されたキャラクタ
ーレジスタ１２２は、ディスプレイメモリ９６へデータ
を転送したり、ディスプレイメモリ９６からデータを転
送するために使用される８ビットの読み出し／書き込み
レジスタである。レジスタ１２２からの下位７ビット
は、内部データバス１２２ａ上に現われる。バス１２２
ａは、キャラクターデータバス９２に接続されたキャラ
クターデータバッファ１２３に接続されている。アトリ
ビュートレジスタ１２４は、キャラクターレジスタ１２
２に類似した８ビットの読み出し／書き込みレジスタで
ある。レジスタ１２４は、アトリビュートデータバッフ
ァ１２５に接続された内部アトリビュートデータバス１
２４ａに接続されている。８アトリビュートビットは図
１Ａおよび１Ｂに示すように外部アトリビュートバス１
００に接続されている。データバス１１４に接続された
カーソルアドレスレジスタ１２６は、ディスプレイ可能
なカーソルの絶対ディスプレイメモリアドレスを有する
１３ビットの読み出し／書き込みレジスタである。ま
た、このレジスタの内容はディスプレイメモリのトラン
スファに使用されるアドレスである。 【００３７】データバス１１４に接続されたステータス
レジスタ１２８は表４に示すようなビット割当てを示す
ような６ビットの読み出し専用のレジスタである。ビッ
ト０（ＳＶＢＬＫ）は、垂直ブランキングインターバル
の開始、すなわちステータス行の開始を示している。 【００３８】 【表４】 【００３９】 【表５】【００４０】ビット１（ＲＷＣＯＭ）はディスプレイメ
モリ９６に対する読み出しまたは書き込み動作が終了し
たことを示している。ビット２（ＳＣＲＣＯＭ）は、ス
ムーズなスクロール動作が完了したことを示している。
これはスクロールの最後のフレームのステータス行の始
めに発生する。ビット３（ＩＮＴＰ）は割り込み条件が
発生したことを示す。このビットは、コマンドレジスタ
１２２によりリセットされたりまたはイネーブルされ
る。ビット４（ＲＷＢＳＹ）は、ＣＰＵ１０からの読み
出しまたは書き込み命令に従ってセットされ所望の動作
が完了しなかったことを示している。読み出し／書き込
み完了時にこのビットはリセットされる。ビット５は
（ＳＣＲＢＳＹ）はＣＰＵ１０からのスムーズなスクロ
ール命令に従ってセットされ、スクロール完了信号の受
信時リセットされる。データバス１１４に接続された垂
直スプリットレジスタ１３０は、垂直スプリットの列位
置を示す８ビットの書き込み専用レジスタであり、ゼロ
ベースのものである。すなわちレジスタ１３０にゼロが
ロードされた場合スプリット領域において左区分には１
つのキャラクターが含まれ、右区分にはディスプレイ可
能な残りの数のキャラクターが含まれる。 【００４１】全体のディスプレイフォーマットは、一連
のカスケードフリーランニングカウンターによって制御
される。２つの独立したフォーマットがマスクプログラ
マブルされており、各々は別々のリフレッシュレートを
供給する２つのマスクプログラマブル・フォーマットを
有している。水平同期レジスタ１３２は８ビットカウン
ターであり、水平ディスプレイタイミングを制御し、ビ
デオアトリビュート発生器９４からのＣＣＬＫ信号によ
ってキャラクターレートでインクリメントされている。
プログラマブルロジックアレー（ＰＬＡ）は現在のレジ
スタの値をデコードし、ディスプレイされたキャラクタ
ーの総数、水平同期の開始、水平同期の終了およびレジ
スタをクリアする水平リトレースの終了に対応する信号
を出力する。ＰＬＡの動作は周知のものであり、詳細に
説明する必要はない。走査ライン／垂直調整レジスタ１
３４は、４ビットカウンターであり、水平リトレースの
終了時にインクリメントされそしてキャラクター行あた
りの走査ラインの数をカウントする。その計数結果はＰ
ＬＡによりデコードされ走査ラインの総数に達すると、
クリアされ、垂直同期レジスタ１３６のカウンターはイ
ンクリメントされる。レジスタ１３６のカウンターが、
キャラクター行カウント計数の総数に達するとレジスタ
１３４はリフレッシュレートの分解のうを１つの走査ラ
イン内にする垂直調整モードになる。垂直調整が完了す
ると、レジスタ１３４はクリアされ、最上キャラクター
行の走査ラインを計数開始する。 【００４２】上述したように、垂直同期レジスタ１３６
はキャラクター行を計数し、レジスタ１３４によって制
御される。レジスタ１３６は、７ビットカウンターであ
り、ディスプレイされたキャラクター行の合計、ステー
タス行位置、キャラクター行の合計（垂直リトレースを
含む）および垂直同期位置のためにＰＬＡデコードされ
る。垂直同期パルスは、垂直同期位置でセットされ、合
計のキャラクター行の計数でリセットされる。 【００４３】アドレスカウンター１３８は、４ビットカ
ウンターであり、レジスタ１３６と同様にキャラクター
走査ラインをカウントする。レジスタ１３６は通常のキ
ャラクター用に使用され、アドレスカウンター１３８は
２倍高さのキャラクター用に使用される。カウンター１
３８は、これらの特殊なキャラクター領域の１つが検出
されるまで、レジスタ１３６を追跡する。２倍高さのキ
ャラクターに対してカウンター１３８はインクリメント
状態とインヒビットインクリメント状態との間のいづれ
かの状態をとる。スクロール機能に対してカウンター１
３８はオフセットカウンター１４０からのオフセット信
号によってプリセットされ、それから従前のようにイン
クリメントされる。オフセットカウンター１４０は４ビ
ットのカウンターであり、ステータス行位置に達する毎
にインクリメントされるかまたは各フレーム毎にインク
リメントされる。これはディスプレイフレームあたりの
スムーズにスクロールされたオフセットの１つのピクセ
ル（すなわち領域あたりの走査ライン）を増加する。オ
フセットカウンター１４０は、コマンドレジスタ１２０
によりＣＰＵ１０からスムーズなスクロールコマンドを
受信した時初期化される。これはスクロールの方向によ
ってカウンター１４０をプリセットしたり、またはクリ
アする点滅レートレジスタ１４２は、スリーステージリ
ップルカウンターであり、オフセットカウンター１４０
の最上位のステージのキャリー出力によってクロックさ
れる。カーソル点滅レートおよび点滅レート出力を設定
するために使用される。 【００４４】ディスプレイメモリ９６は、内部ＤＭＡバ
ス１４３ａに接続されたバッファ１４３からの１３ビッ
トのディスプレイメモリアドレス（ＤＭＡ）、出力（Ｄ
ＭＡ０−ＤＭＡ１２）によりアドレスされる。関連する
制御信号として、書き込み制御 【外２】 、選択メモリまたはキャラクタージェネレイター（ＣＧ
Ａ）およびバンク選択制御（ＣＯＵＴ）がある。ディス
プレイメモリアドレスカウンター１４４はアクティブま
たはビジブルディスプレイ用のＤＭＡを発生する。カウ
ンター１４４は、バス１４３ａに接続され、３つのレジ
スタ、領域１レジスタ１４６、領域２レジスタ１４８お
よびスプリットレジスタ１５０を有している。レジスタ
１４６はキャラクター行の開始アドレスを記憶し、その
特定の行の各走査ラインの始めにメモリアドレスカウン
ター１４４にロードされる。行の最後の走査ラインが表
示された後、レジスタ１４６は、次の行の開始アドレス
で更新される。これは、走査ラインアトリビュートが無
効である時メモリアドレスカウンター１４４の内容に１
をたしたものをレジスタ１４６にロードしたり、リンク
アドレスが有効でなく行アトリビュートがイネーブルで
ある時行アトリビュートに続くアドレスをレジスタ１４
６にロードしたり、またはリンクアドレスが有効で行ア
トリビュートがイネーブルである時、行アトリビュート
ロケーションにおけるメモリ９６に蓄積された１３ビッ
トのアドレスをレジスタ１４６にロードしたりすること
により行われている。 【００４５】領域２レジスタ１４８はスプリット領域に
対しレジスタ１４６と等価である。すなわちレジスタ１
４６は左領域用のアドレスを有し、レジスタ１４８は右
領域用のアドレスを有する。レジスタ１４８は、メモリ
アドレスカウンター１４４かまたはディスプレイメモリ
９６から内部アトリビュートおよびキャラクターデータ
バス１２４ａおよび１２２ａを通してロードされてい
る。 【００４６】スプリットレジスタ１５０はスプリット行
上のメモリアドレスカウンター１４４から左領域の行ア
トリビュートのディスプレイメモリアドレスをロードさ
れている。リトレース・ステートタイムの間、レジスタ
１５０の内容は、そのロケーションのデータをフェッチ
するためディスプレイアドレスカウンター１４４にロー
ドされる。スプリット行の最後の走査ライン上でない
時、レジスタ１５０はリフレッシュアドレスを有し、そ
れはダイナミックメモリをリフレッシュするために水平
リトレースの間メモリアドレスカウンター１４４にロー
ドされる。ディスプレイメモリ読み出しまたは書き込み
コマンドがコントローラ１６に与えられると、それはコ
マンドレジスタ１２０内で同期されそしてデコードされ
る。リトレース・ステートタイムの間発生する実際の読
み出し、または書き込み動作の間、カーソルアドレスレ
ジスタ１２６の内容がディスプレイメモリアドレス（Ｄ
ＭＡ）バス１４３ａ上に出力される。カーソルがイネー
ブルである場合には、カーソルアドレスレジスタコンパ
レータ１５２は常にレジスタ１２６の内容をＤＭＡバス
１４３ａ上のものと比較しているので、カーソル出力は
アクティブになっている。この場合において、レジスタ
１２６の内容がそれ自体と比較されている。 【００４７】走査ライン制御ロジック回路１５４からの
キャラクター走査ライン出力ＣＳＬ０−３は、ディスプ
レイメモリアドレスの一部であると考えてもいい。この
出力は、ディスプレイメモリアドレスがキャラクターの
どの走査ラインに対応するかを示している。この４ビッ
トは、カウンター１３８、カウンター１３４、またはカ
ーソルアドレスレジスタ１２６下位４ビットのいずれか
からのものである。これらのカウンターの選択は、表示
される行の内容、すなわち通常のものであるか、スムー
ズスクロールであるかまたは二倍高さであるかによる。
この４つのカーソルビットは常にステートタイムの間選
択され、外部キャラクター発生器ＲＡＭ１０６をアクセ
スするのに使用されている。ＰＬＡが、標準または別の
ディスプレイフォーマットの選択に基づくアンダーライ
ン位置をデコードするために回路１５４内でマルチプレ
クサーに接続している。 【００４８】ステートタイミングロジック回路１５６
は、循環機能を有する７ビットのシフトレジスタであ
る。水平リトレースの始めに“１”がこのレジスタにシ
フトされ全てのステージを直列に伝達される。ステージ
の出力は、レジスタ制御ロジック回路１５８を制御する
ために使用されるステートタイムを表わしている。全て
の行アトリビュートフェッチおよびディスプレイメモリ
読み出しや書き込みは、コマンドオリエンテッド・メモ
リアクセスに優先する行アトリビュートフェッチによっ
てステートタイムの間に発生する。レジスタ制御ロジッ
ク回路１５８は、外部のキャラクタバス９２およびアト
リビュートバス１００に対するキャラクターレジスタ１
２２およびアトリビュートレジスタ１２４の制御を含
む。また、ロジック回路１５８は、メモリアドレスカウ
ンター１４４のレジスタ転送コマンドレジスタ１２０の
同期および制御ロジック、キャラクターバス１２２ａア
トリビュートバス１２２ａのプリチャージ、およびバッ
ファ１３４、１２５の制御を行っている。最後の表示キ
ャラクタ行に続いて垂直調整の始めまで、ステートタイ
マーは最終のステージから最初のステージまで“１”を
再循環し、それによってプロセッサＣＰＵ１０のディス
プレイメモリ９６へのアクセス帯域を増加している。 【００４９】行アトリビュートロジック回路１６０は、
現在表示されている行および次に表示される行に基づい
てレジスタ制御ロジック１５８への入力を供給してい
る。行アトリビュートロジック回路１６０の出力は、次
の機能を有する。すなわち、カウンター１３８をオフセ
ットカウンター１４０とともにプリセットしたり、それ
をクリアしたり、または２倍高さのものをカウントした
りすることによりカウンター１３８を制御すること、左
または右の行アトリビュートフェッチが発生すべき時に
レジスタ制御ロジック１５８に通知すること、並びにレ
ジスタ１４６またはレジスタ１４８がキャラクターおよ
びアトリビュートバス１２２ａ、１２４ａからロードさ
れるべき時を決定することなどである。一組のメモリ制
御バッファ１６２は、ディスプレイメモリ９６およびＶ
ＡＧ９４への入力および出力をバッファするために行ア
トリビュートロジック１６０およびレジスタ制御ロジッ
ク１５８に接続されている。 【００５０】次に示す表６は、コントローラー１６の種
々の信号やＩ／Ｏポートを説明したものである。上述し
たレジスタ、ＰＬＡおよびカウンターは周知のものであ
り、各々の電子回路について詳細には説明しない。 【００５１】 【表６】【００５２】 【表７】【００５３】以上、一実施例につき説明したが本発明は
これに限られるものではない。 【００５４】 【発明の効果】本発明は、システム全体を制御するプロ
セッサにかかる処理負荷を減少する。また、個々の領域
のベースでディスプレイスクリーン上の表示を再構成す
ることができる。

【図面の簡単な説明】 【図１Ａ】本発明によるディスプレイコントローラーシ
ステムを有する電子ターミナルのブロック図。 【図１Ｂ】本発明によるディスプレイコントローラーシ
ステムを有する電子ターミナルのブロック図。 【図１Ｃ】本発明によるディスプレイコントローラーシ
ステムを有する電子ターミナルのブロック図。 【図２】システムメモリマップを示す図。 【図３】ディスプレイスクリーンフォーマットを設定す
るフォーム記述子および領域データ表の使用を示す説明
図。 【図４Ａ】ディスプレイコントローラーのブロック図。 【図４Ｂ】ディスプレイコントローラーのブロック図。 【図４Ｃ】ディスプレイコントローラーのブロック図。 【符号の説明】 １０ システムプロセッサー １２ システムコントローラーバス １４ システムアドレスバス １６ ＣＲＴコントローラーＣＲＴＣ ３６ システムデータバス ４８ ＤＲＡＭ ５２ ＧＲＯＭ ９６ ディスプレイメモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド エル．スミス アメリカ合衆国テキサス州ヒユースト ン，シヤデイ アーバー 7058 (72)発明者 ヨゲンドラ シー．パンドヤ アメリカ合衆国テキサス州ヒユースト ン，グランド クロス 12810 (72)発明者 ポール ビー．ウツド アメリカ合衆国テキサス州ヒユースト ン，スタテコーチ 9205 (56)参考文献 特開 昭55−115140（ＪＰ，Ａ) 特開 昭54−44442（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．ディスプレイスクリーン上の表示内容に対応するデ
   ータを完全区分領域毎に記憶可能なディスプレイメモリ
   と、前記ディスプレイメモリとは独立して設けられ、 プログ
   ラム命令、及び、完全区分領域毎の前記ディスプレイメ
   モリ上開始アドレス情報及びディスプレイスクリーン上
   開始行情報を記憶するメインメモリと、 前記メインメモリに記憶された前記プログラム命令に従
   って作動し、コマンド信号の発生、並びに、前記メイン
   メモリに記憶された前記ディスプレイメモリ上開始アド
   レス情報及びディスプレイスクリーン上開始行情報の読
   出しを行うプロセッサと、 前記プロセッサからのコマンド信号に応答しかつ前記プ
   ロセッサと非同期に作動する制御手段であって、前記プ
   ロセッサにより読出された前記ディスプレイメモリ上開
   始アドレス情報及びディスプレイスクリーン上開始行情
   報に従うと共に前記ディスプレイメモリ上開始アドレス
   情報をインクリメントすることにより、前記ディスプレ
   イメモリをアクセスして所望の完全区分領域をディスプ
   レイスクリーン上の所定位置に表示する前記制御手段を
   含むディスプレイシステム。