JP2695342C

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Publication number: JP2695342C
Authority: JP
Original assignee: TDK Corp
Current assignee: TDK Corp
Publication date: 1999-09-27

Description

【発明の詳細な説明】【０００１】【産業上の利用分野】本発明は、コードレスホン、携帯電話機等の無線機器、あるいはその他の各種
通信機器等に利用可能なハイブリッドカプラに関する。【０００２】【従来の技術】図４は従来のハイブリッドカプラの説明図であり、図４Ａはハイブリッドカプ
ラのブロック図、図４Ｂはハイブリッドカプラの回路例１、図４Ｃは回路例２で
ある。【０００３】また、図５は、従来のハイブリッドカプラの具体例である。図４、図５中、Ｃ₁〜Ｃ₆、Ｃ₁₁〜Ｃ₁₄はコンデンサ、Ｌ₁、Ｌ₂、Ｌ₁₁〜Ｌ₁₄ はコイル、Ｐ₁〜Ｐ₃はポート（入／出力端子）、ＨＹはハイブリッド回路、Ｒ
_eは抵抗、Ｐ_tは基板（回路基板）を示す。【０００４】従来、各種の無線機器、あるいは他の通信機器等において、ハイブリッド回路
を使用したカプラ（以下、単に「ハイブリッドカプラ」という）が用いられてい
た。【０００５】ハイブリッドカプラ（hybrid coupler）は、３つ以上のポート（入／出力端子
）を持った回路であり、電力の分配器、合成器として用いられたり、移相器とし
て用いられたりする。【０００６】例えばハイブリッドカプラは、図４Ａのように、ハイブリッド回路ＨＹに、３
つのポートＰ₁〜Ｐ₃を設け、ポートとしない部分に抵抗Ｒ_eを接続した構成とな
っている。【０００７】図４Ａのハイブリッドカプラにおいて、ポートＰ₁に信号を入力すると、ポー
トＰ₂、Ｐ₃の両方に信号が現われる（分配器として使用する場合）。しかし、ポートＰ₂に信号を入力すると、ポートＰ₁には信号が現われるが、ポ
ートＰ₂、Ｐ₃間にはアイソレーションがあるため、ポートＰ₃には信号が現われ
ない。【０００８】また、ポートＰ₃に信号を入力した場合にも、ポートＰ₁には信号が現われるが
、ポートＰ₂には信号が現われない。更に、ポートＰ₂、Ｐ₃に同時に信号を入力すると、これらの信号が合成されて
ポートＰ₁に現われる（合成器として使用した場合）。【０００９】なお、ポートＰ₁に信号を入力して、ポートＰ₂、Ｐ₃から信号を取り出す場合
、ポートＰ₂、Ｐ₃の信号は、互いに位相の等しい場合もあれば、位相の異なる場
合もある（回路構成により異なる）。【００１０】図４Ｂ、図４Ｃは、ポートＰ₁に信号を入力した場合、ポートＰ₂、Ｐ₃に９０
°位相の異なる信号が現われるようにして、９０°移相器を実現したハイブリッ
ドカプラの回路例である。【００１１】図４Ｂの回路例１では、ハイブリッド回路ＨＹを、コンデンサＣ₁〜Ｃ₆と、コ
イルＬ₁、Ｌ₂で構成し、図４Ｃの回路例２では、ハイブリッド回路ＨＹを、コン
デンサＣ₁₁〜Ｃ₁₄、コイルＬ₁₁〜Ｌ₁₄で構成している。【００１２】上記図４Ｂ、図４Ｃの回路例１、２において、コイルＬ₁、Ｌ₂、Ｌ₁₁〜Ｌ₁₄の
インダクタンス値をＬ₁、Ｌ₂、Ｌ₁₁〜Ｌ₁₄で表現し、コンデンサＣ₁〜Ｃ₆、Ｃ₁₁
〜Ｃ₁₄の容量（静電容量）値をＣ₁〜Ｃ₆、Ｃ₁₁〜Ｃ₁₄で表現した場合、各コイル
及びコンデンサの素子定数を次のように設定する。【００１３】すなわち、Ｌ₁＝Ｌ₂、Ｃ₂＝Ｃ₅、Ｃ₁＝Ｃ₃＝Ｃ₄＝Ｃ₆、Ｌ₁₁＝Ｌ₁₂、Ｌ₁₃＝Ｌ
₁₄、Ｃ₁₁＝Ｃ₁₂＝Ｃ₁₃＝Ｃ₁₄となるようにする。上記回路例の内、図４Ｂに示した回路例１に示した回路構成のハイブリッドカ
プラの具体例を図５に示す。【００１４】この例では、コイルＬ₁、Ｌ₂、コンデンサＣ₁〜Ｃ₆及び抵抗Ｒ_eをディスクリ
ート部品で構成し、これらの部品を基板Ｐ_t上に実装している。ところで、図４Ｂの回路構成を有するハイブリッドカプラにおいて、ポートＰ
₁に信号を入力し、ポートＰ₂、Ｐ₃から９０°位相差のある信号を取り出す場合
、前記位相差の誤差ε_pは、次のΔの値に依存する。【００１５】今、コイルＬ₁、Ｌ₂のインダクタンス値をＬ₁、Ｌ₂で表現し、コンデンサＣ₁
〜Ｃ₆の容量値をＣ₁〜Ｃ₆で表現すると、Δは次のようになる。 Δ＝Ｌ₁／Ｌ₂、Δ＝Ｃ₁／Ｃ₃、Δ＝Ｃ₂／Ｃ₅、Δ＝Ｃ₆／Ｃ₄ そして、Δ＝１ならばε_p＝０、Δ＞１あるいはΔ＜１ならばε_p＝Ｅ（誤差あり）となる。【００１６】また、図４Ｃに示したハイブリッドカプラでは、ポートＰ₂、Ｐ₃から得られる
信号の位相差の誤差ε_pは、次のΔの値に依存する。この場合にも、コイルＬ₁₁〜Ｌ₁₄のインダクタンス値をＬ₁₁〜Ｌ₁₄で表現し、
コンデンサＣ₁₁〜Ｃ₁₄の容量値をＣ₁₁〜Ｃ₁₄で表現すると、Δは次のようになる
。【００１７】 Δ＝Ｌ₁₃／Ｌ₁₄、Δ＝Ｌ₁₁／Ｌ₁₂、Δ＝Ｃ₁₁／Ｃ₁₂、Δ＝Ｃ₁₃／Ｃ₁₄ そして、Δ＝１ならばε_p＝０、Δ＞１あるいはΔ＜１ならばε_p＝Ｅ（誤差あ
り）となる。【００１８】よって図５のようにディスクリートでハイブリッドカプラを構成した場合、各
部品同士はバラツキをもっているため、量産時ではΔ＝１からはずれた値となる
ことがある。そのため部品の付け替え等の調整を必要としていた。【００１９】なお、ポートＰ₂、Ｐ₃の信号が、９０°の位相差でなく、他の任意の位相差の
ある場合についても、ε_pは上記のΔの値に依存する。【００２０】【発明が解決しようとする課題】上記のような従来のものにおいては、次のような課題があった。 (１)図４Ｂ、図４Ｃに示した回路構成のハイブリッドカプラにおいて、ポート
Ｐ₁から信号を入力して、ポートＰ₂、Ｐ₃から位相差のある信号を取り出す場合
、その位相差の誤差ε_pは、インダクタンス値の比、あるいは容量値の比である
Δの値に依存する（Δ＝１ならε_p＝０）。【００２１】従って、ハイブリッド回路を構成する各コイルや各コンデンサに、素子定数（
インダクタンス値、容量値）のバラツキがあると、Δの値がバラツキ、位相差の誤差ε_pが大きくなる。【００２２】 (２)例えば、図５に示したように、ハイブリッドカプラを構成するコイルやコ
ンデンサを、ディスクリート部品で構成し、これらの部品を基板に実装した場合
には、各部品同士でバラツキをもっているため量産時などではΔ＝１にならない
場合がある。【００２３】その結果、ポートＰ₂、Ｐ₃から得られる信号の位相差の誤差ε_pが大きくなる
。本発明は、このような従来の課題を解決し、ハイブリッドカプラを構成する部
品のバラツキを少なくして、出力側のポートから得られる信号の位相差の誤差を
少なくすることを目的とする。【００２４】【課題を解決するための手段】本発明は上記の課題を解決するため、次のように構成した。 (１)ハイブリッド回路を用いたハイブリッドカプラにおいて、該ハイブリッド
回路を構成する素子の内、素子定数を同一値にする必要のある複数の素子の組を
、多層基板の同一層内に、導体パターンを用いて設定した。【００２５】 (２)構成（１）において、素子定数を同一値にする必要のある複数の素子の組
を、複数のコイルとした。 (３)構成（１）において、素子定数を同一値にする必要のある複数の素子の組
を、複数のコンデンサとした。【００２６】【作用】上記構成に基づく本発明の作用を説明する。ハイブリッドカプラの入力側のポートから信号を入力して、出力側の２つのポ
ートから、互いに所定位相差のある２つの信号を得るために、ハイブリッド回路
を構成する素子の内、所定の素子の組を、同一の素子定数（インダクタンス値、あるいは容量値）に設定する必要がある。【００２７】そこで、素子定数を同一値に設定する必要のある素子（コイル、コンデンサ）
の組を、多層基板の同一層内に、導体パターンを用いて設定する。この場合、例えば、導体ペーストの印刷により、コイルパターン、あるいはコ
ンデンサ電極パターンを形成する。【００２８】このようにすれば、基板内の素子定数を同一値にする必要のある複数の素子同
士は、同じ条件下で作製可能であるから、前記の関係の素子間のバラツキも最小
限に抑えることが可能になる。【００２９】例えば多層基板がセラミック多層基板であった場合でも、焼成による基板や素
子を形成したパターンの収縮は、同じ条件下でおきるため、前記の関係にある基
板内の素子間のバラツキは極めて小さくなる。すなわち前記Δは極めてΔ＝１に
近い関係となる。【００３０】その結果、出力側のポートから得られる信号の位相差の誤差を少なくできる。【００３１】【実施例】以下、本発明の実施例を図面に基づいて説明する。図１〜図３は、本発明の実施例を示した図であり、図１はハイブリッドカプラ
の分解斜視図、図２Ａはハイブリッドカプラの斜視図、図２Ｂはハイブリッドカ
プラの回路図、図３は図１の説明図である。【００３２】図１〜図３中、図４、図５と同一符号のものは同じものを示す。また、１は多
層基板、１−１〜１−６は多層基板の第１層〜第６層（誘電体層）、３−１〜３
−４はコイルパターン、４−１〜４−８はコンデンサ電極パターン、５はＧＮＤ
電極パターン、７−１〜７−６は外部端子を示す。【００３３】本実施例のハイブリッドカプラは、多層基板を用いたＳＭＤ（表面実装部品）
モジュールとして実現した例であり、その回路構成は、図２Ｂに示したとおり（
図４Ｂに示した従来例と同じ回路構成）である。【００３４】図１に示したように、ハイブリッドカプラは、多層基板（この例ではセラミッ
ク多層基板）を用い、その第１層１−１〜第６層１−６（誘電体層）上に、コン
デンサＣ₁〜Ｃ₆、コイルＬ₁、Ｌ₂、及び抵抗Ｒ_eを厚膜素子として形成したもの
である。【００３５】以下、具体的な構成について説明する。多層基板の第１層１−１上には、抵抗パターン２を形成し、第２層１−２上に
はコイルパターン３−１、３−３を形成し、第３層１−３上にはコイルパターン
３−２、３−４を形成する。【００３６】また、第４層１−４上にはコンデンサ電極パターン４−１、４−２、４−３、
４−４を形成し、第５層１−５上には、コンデンサ電極パターン４−５、４−６
、４−７、４−８を形成し、第５層１−５上には、ＧＮＤ電極パターン（ベタパ
ターン）５を形成する。【００３７】上記の抵抗パターン２、コイルパターン３−１〜３−４、コンデンサ電極パタ
ーン４−１〜４−８、ＧＮＤ電極パターン５は、全て独立したパターンとして形
成すると共に、外部端子に接続する部分には、多層基板の側面部まで延長して、
パターンを形成しておく。【００３８】また、抵抗パターン２は、例えば抵抗体ペーストの印刷により形成し、コイル
パターン３−１〜３−４、コンデンサ電極パターン４−１〜４−８及びＧＮＤ電
極パターン５は、例えば導体ペーストの印刷により形成する。【００３９】上記のように、第１層１−１〜第６層１−６上に形成した各パターンは、図１の点線で示した部分をブラインドスルーホール（内部が導体で満たされたスルー
ホール）によって接続すると共に、図２Ａに示したように、多層基板１の側面に
設けた外部端子７−１〜７−６により、所定の部分を接続する。【００４０】図２Ａに示した外部端子７−１〜７−６の内、７−１はポートＰ₁、７−４は
ポートＰ₂、７−６はポートＰ₃として用いられ、７−２、７−５はＧＮＤ側の電
極として用いられる。【００４１】また、７−３は、図２Ｂのの点に対応している。このように、多層基板１の
側面に外部端子７−１〜７−６を設けて、内部の回路と接続することにより、ハ
イブリッドカプラをＳＭＤモジュールとして実現する。【００４２】以下、図３に基づいて、図１、図２Ａに示したハイブリッドカプラの構成と、
図２Ｂに示した回路図との対応関係を説明する。図３においては、図２Ｂの回路図に示した〜の点、及び〜と同電位に
ある部分を〜で示した。【００４３】多層基板１の第１層１−１上に形成した抵抗パターン２は、抵抗Ｒ_eを構成す
る。この抵抗パターン２の一端は、外部端子７−２により、第６層１−６上のＧ
ＮＤ電極パターン５と接続され、他端は外部端子７−３により、第５層１−５上
のコンデンサ電極パターン４−８と接続され、この点がとなる。【００４４】第２層１−２上のコイルパターン３−１と、第３層上のコイルパターン３−２
は、図示点線部分で接続され、コイルＬ₁となり、第２層１−２上のコイルパタ
ーン３−３と、第３層１−３上のコイルパターン３−４は図示点線部分で接続さ
れ、コイルＬ₂となる。【００４５】また、コイルパターン３−１〜３−４の各端部は、外部端子７−１、７−３、
７−４、７−６により、それぞれ第５層１−５上のコンデンサ電極パターン４− ５〜４−８と接続され、〜となる。【００４６】第４層１−４上のコンデンサ電極パターン４−１〜４−４と、第５層１−５上
のコンデンサ電極パターン４−５〜４−８は、図示点線部分で接続され〜と
同電位の電極となる。【００４７】すなわち、コンデンサ電極パターン４−１〜４−８の内、４−４、４−６が
と同電位、４−２、４−８がと同電位、４−３、４−５がと同電位、４−１
、４−７がと同電位である。【００４８】そして、コンデンサ電極パターン４−１〜４−８間のコンデンサにおいて、４
−２、４−６間のコンデンサＣ₂₁と、４−４、４−８間のコンデンサＣ₂₂でコン
デンサＣ₂（Ｃ₂＝Ｃ₂₁＋Ｃ₂₂）を構成し、４−１、４−５間のコンデンサＣ₅₁と
、４−３、４−７間のコンデンサＣ₅₂でコンデンサＣ₅（Ｃ₅＝Ｃ₅₁＋Ｃ₅₂）を構
成している。【００４９】ＧＮＤ電極パターン５は、ＧＮＤ側のコンデンサ電極を構成しており、このＧ
ＮＤ電極パターン５と、コンデンサ電極パターン４−５〜４−８とで、コンデン
サを構成している。【００５０】先ず、コンデンサ電極パターン４−６とＧＮＤ電極パターン５間でコンデンサ
Ｃ₁を構成し、コンデンサ電極パターン４−８とＧＮＤ電極パターン５間でコン
デンサＣ₃を構成している。【００５１】また、コンデンサ電極パターン４−７とＧＮＤ電極パターン５との間でコンデ
ンサＣ₄を構成し、コンデンサ電極パターン４−５とＧＮＤ電極パターン５との
間でコンデンサＣ₆を構成している。【００５２】上記のように、コイルＬ₁、Ｌ₂は、第２層１−２と第３層を用いて構成し、コンデンサＣ₂、Ｃ₅は第４層１−４と第５層１−５を用いて構成し、コンデンサ
Ｃ₁、Ｃ₃、Ｃ₄、Ｃ₆は第５層１−５と第６層１−６を用いて構成している。【００５３】すなわち、コイルＬ₁とＬ₂は多層基板の同一層を用いて構成し、コンデンサＣ
₂とＣ₅も多層基板の同一層を用いて構成し、コンデンサＣ₁、Ｃ₃、Ｃ₄、Ｃ₆も、
多層基板の同一層を用いて構成している。【００５４】このように、コイルＬ₁とＬ₂、コンデンサＣ₂とＣ₅、及びコンデンサＣ₁とＣ₃
とＣ₄とＣ₆とを、それぞれ多層基板の同一層を用いて作製すれば、焼成等による
収縮などは同じ条件であるから、各素子間（Ｌ₁とＬ₂、Ｃ₂とＣ₅、Ｃ₁とＣ₃とＣ
₄とＣ₆）のバラツキを極めて少なくすることができる。【００５５】すなわち、Δ＝Ｌ₁／Ｌ₂＝１、Δ＝Ｃ₁／Ｃ₃＝１、Δ＝Ｃ₂／Ｃ₅＝１、Δ＝Ｃ
₆／Ｃ₄＝１にして、ε_p＝０（ポートＰ₂、Ｐ₃の信号の位相差の誤差が０）とな
る理想的な状態に、限りなく近づけることが可能である。【００５６】（他の実施例）以上実施例について説明したが、本発明は次のようにしても実施可能である。 (１)図４Ｃに示した回路構成のハイブリッドカプラも、上記実施例と同様に、
多層基板を用いてＳＭＤモジュールとすることが可能である。【００５７】この場合、コイルＬ₁₃とＬ₁₄、コイルＬ₁₁とＬ₁₂、コンデンサＣ₁₁とＣ₁₂とＣ
₁₃とＣ₁₄を、それぞれ多層基板の同一層に設定する。 (２)図４Ｂ、図４Ｃに示した回路以外の回路構成を有するハイブリッドカプラ
についても、同様にして実施可能である。【００５８】 (３)多層基板としては、セラミック多層基板だけでなく、樹脂系（例えば、ガ
ラス−エポキシ樹脂）の多層基板を用いても実現可能である。 (４)多層基板の層数は任意でよい。【００５９】 (５)多層基板の表面に、ディスクリート部品を実装して、ハイブリッドＩＣ化
することも可能である。 (６)ハイブリッドカプラを、移相器として使用する場合、９０°移相器に限ら
ず、任意の位相差を有する移相器に適用可能である。【００６０】 (７)ハイブリッドカプラは、移相器の外、デュプレクサとしても使用可能であ
る。【００６１】【発明の効果】以上説明したように、本発明によれば次のような効果がある。 (１)ハイブリッドカプラを構成する素子の内、素子定数（インダクタンス値、
容量値）を等しく設定する必要のある素子を、多層基板の同一層に厚膜パターン
を用いて形成すれば、前記の関係の素子同士のバラツキを少なくできる。【００６２】その結果、ハイブリッドカプラを移相器として使用した場合、出力側の信号の
位相差に生じる誤差（ε_p）を、極めて小さくすることが可能となる。 (２)多層基板を用いることにより、ハイブリッドカプラの小型化が可能となる
。また、コストダウンも可能である。【００６３】 (３)ハイブリッドカプラを構成している多層基板の表面に、ディスクリート部
品を実装してハイブリッドＩＣ化することも容易にできる。

【図面の簡単な説明】【図１】本発明の実施例におけるハイブリッドカプラの分解斜視図である。【図２】本発明の実施例におけるハイブリッドカプラを示した図であり、図２Ａはハイ
ブリッドカプラの斜視図、図２Ｂはハイブリッドカプラの回路図である。【図３】図１の説明図である。【図４】従来のハイブリッドカプラの説明図であり、図４Ａはハイブリッドカプラのブ
ロック図、図４Ｂはハイブリッドカプラの回路例１、図４Ｃはハイブリッドカプ
ラの回路例２である。【図５】従来のハイブリッドカプラの具体例である。【符号の説明】１多層基板１−１〜１−６多層基板の第１層〜第６層（誘電体層）２抵抗パターン３−１〜３−４コイルパターン４−１〜４−８コンデンサ電極パターン５ＧＮＤ電極パターン７−１〜７−６外部端子

Claims

【特許請求の範囲】【請求項１】複数の誘電体層を積層した多層基板内に、ハイブリッド回路（Ｈ
Ｙ）を構成する素子の内、少なくともコイル及びコンデンサの各素子をそれぞれ
独立した導体パターンにより設定したハイブリッドカプラであって、上記ハイブリッド回路を構成するコイル及びコンデンサの各素子の内、素子定数を同一値にする必要のある複数の素子の組を、上記多層基板の同一層内に、導体パターンを用いて設定したことを特徴とする
ハイブリッドカプラ。【請求項２】上記素子定数を同一値にする必要のある複数の素子の組が、複数
のコイル（Ｌ₁とＬ₂、Ｌ₁₁とＬ₁₂、Ｌ₁₃とＬ₁₄）であることを特徴とした請求項
１記載のハイブリッドカプラ。【請求項３】上記素子定数を同一値にする必要のある複数の素子の組が、複数
のコンデンサ（Ｃ₂とＣ₅、Ｃ₁とＣ₃とＣ₄とＣ₆、Ｃ₁₁とＣ₁₂とＣ₁₃とＣ₁₄）であ
ることを特徴とした請求項１記載のハイブリッドカプラ。