JP2694113B2 - メッセージ・パケット送信機 - Google Patents
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- H04L47/00—Traffic control in data switching networks
- H04L47/10—Flow control; Congestion control
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Description
【0001】
【産業上の利用分野】本発明は、例えば電子データ信号
のパケットを通信網に送信するための電子メッセージ・
パケット送信機に関する。
のパケットを通信網に送信するための電子メッセージ・
パケット送信機に関する。
【0002】
【従来の技術】パケット交換通信網では、メッセージ出
所からメッセージ宛先への経路が、送信される各メッセ
ージ・パケットに対応して、ネットワーク内で生成され
る。通信経路の各セグメント(通信網の近接するスイッ
チを接続する)は、セグメントへのパケット内の最初の
データ信号の送信によりオープンされる。各通信経路セ
グメントはセグメントの受信端において、パケット内の
最後のデータ信号の受信によりデバイスによってクロー
ズされる。1のメッセージ・パケットに対応して通信経
路の1のセグメントがオープンされると、他のメッセー
ジはその経路セグメント上を伝送不可能となる。
所からメッセージ宛先への経路が、送信される各メッセ
ージ・パケットに対応して、ネットワーク内で生成され
る。通信経路の各セグメント(通信網の近接するスイッ
チを接続する)は、セグメントへのパケット内の最初の
データ信号の送信によりオープンされる。各通信経路セ
グメントはセグメントの受信端において、パケット内の
最後のデータ信号の受信によりデバイスによってクロー
ズされる。1のメッセージ・パケットに対応して通信経
路の1のセグメントがオープンされると、他のメッセー
ジはその経路セグメント上を伝送不可能となる。
【0003】通信網にメッセージ・パケット内のデータ
信号の一部分だけを送信後にメッセージ送信機が機能停
止状態になる時、ネットワーク上のデータ信号はネット
ワークを介し、メッセージ宛先に伝送され続け、それに
より追加の通信経路セグメントがオープンされる。しか
しながら、パケット内の最後のデータ信号がまだ通信網
上に送信されていないため、オープンされた経路セグメ
ントはいずれもクローズされない。その結果、メッセー
ジ・パケットによりオープンされた経路セグメントの数
が大きくなることがある。(例えばメッセージ・パケッ
ト内のデータ信号の数よりも大きくなる)。更に、メッ
セージ・パケットによりオープンされた経路セグメント
は他のメッセージによって使用できないため、通信網の
利用が極めて低下する。最悪の場合、2つまたはそれ以
上の部分的に送信されたメッセージ間でデッドロックが
生じ、それらの完全な伝送を阻止する結果となる。
信号の一部分だけを送信後にメッセージ送信機が機能停
止状態になる時、ネットワーク上のデータ信号はネット
ワークを介し、メッセージ宛先に伝送され続け、それに
より追加の通信経路セグメントがオープンされる。しか
しながら、パケット内の最後のデータ信号がまだ通信網
上に送信されていないため、オープンされた経路セグメ
ントはいずれもクローズされない。その結果、メッセー
ジ・パケットによりオープンされた経路セグメントの数
が大きくなることがある。(例えばメッセージ・パケッ
ト内のデータ信号の数よりも大きくなる)。更に、メッ
セージ・パケットによりオープンされた経路セグメント
は他のメッセージによって使用できないため、通信網の
利用が極めて低下する。最悪の場合、2つまたはそれ以
上の部分的に送信されたメッセージ間でデッドロックが
生じ、それらの完全な伝送を阻止する結果となる。
【0004】
【発明が解決しようとする課題】本発明の目的は、メッ
セージ・パケットの一部が通信網上に送信された後に、
機能停止することなく、完全なメッセージ・パケットを
送信する電子メッセージ送信機を提供することである。
セージ・パケットの一部が通信網上に送信された後に、
機能停止することなく、完全なメッセージ・パケットを
送信する電子メッセージ送信機を提供することである。
【0005】本発明の別の目的は、割込みが保留の間
に、通信網上にメッセージ・パケットを送信開始するこ
とのない電子メッセージ送信機を提供することである。
に、通信網上にメッセージ・パケットを送信開始するこ
とのない電子メッセージ送信機を提供することである。
【0006】
【課題を解決するための手段】本発明によるメッセージ
・パケット送信機は、概略すれば、先入れ先出し電子メ
モリ、メッセージ・パケット送信中識別回路及び状態制
御装置から構成されている。 上記先入れ先出し電子メ
モリは、例えば、コンピュータ・システムの出力部のよ
うなデータ・ソース手段から転送されてきた少なくとも
1個のメッセージ・パケットの少なくとも一部を構成す
る複数の電子データ信号を順々に記憶し取り出すための
ものである。各メッセージ・パケットは最初の電子デー
タ信号及び最後の電子データ信号を含む。構造的には、
上記電子メモリは、上記データ・ソース手段から電子デ
ータ信号を受信するためのメッセージ・データ入力部及
び電子データ信号を通信ネットワーク上に出力するため
のメッセージ・データ出力部を有すると共に、メッセー
ジ・パケットの少なくとも一部を記憶するときパケット
・イン・メモリ信号を発生する。電子メモリは、更に、
記憶中の電子データ信号がメッセージ・データ出力部に
出力される送信状態及び記憶中の電子データ信号がメッ
セージ・データ出力部に出力されないアイドル状態を有
する。
・パケット送信機は、概略すれば、先入れ先出し電子メ
モリ、メッセージ・パケット送信中識別回路及び状態制
御装置から構成されている。 上記先入れ先出し電子メ
モリは、例えば、コンピュータ・システムの出力部のよ
うなデータ・ソース手段から転送されてきた少なくとも
1個のメッセージ・パケットの少なくとも一部を構成す
る複数の電子データ信号を順々に記憶し取り出すための
ものである。各メッセージ・パケットは最初の電子デー
タ信号及び最後の電子データ信号を含む。構造的には、
上記電子メモリは、上記データ・ソース手段から電子デ
ータ信号を受信するためのメッセージ・データ入力部及
び電子データ信号を通信ネットワーク上に出力するため
のメッセージ・データ出力部を有すると共に、メッセー
ジ・パケットの少なくとも一部を記憶するときパケット
・イン・メモリ信号を発生する。電子メモリは、更に、
記憶中の電子データ信号がメッセージ・データ出力部に
出力される送信状態及び記憶中の電子データ信号がメッ
セージ・データ出力部に出力されないアイドル状態を有
する。
【0007】上記メッセージ・パケット送信中識別回路
は、上記電子メモリの上記メッセージ・データ出力部に
接続されてそこに現われる送信出力を受信すると共に、
電子メモリから上記パケット・イン・メモリ信号を受信
する。このメッセージ・パケット送信中識別回路は、電
子メモリがメッセージ・パケットの最初の電子データ信
号を出力後に、パケット送信中信号を生成すると共に、
電子メモリがメッセージ・パケット内の最後の電子デー
タ信号を出力後に、非パケット送信中信号を生成する。
は、上記電子メモリの上記メッセージ・データ出力部に
接続されてそこに現われる送信出力を受信すると共に、
電子メモリから上記パケット・イン・メモリ信号を受信
する。このメッセージ・パケット送信中識別回路は、電
子メモリがメッセージ・パケットの最初の電子データ信
号を出力後に、パケット送信中信号を生成すると共に、
電子メモリがメッセージ・パケット内の最後の電子デー
タ信号を出力後に、非パケット送信中信号を生成する。
【0008】状態制御装置は割込み信号を受信する割込
み入力、及びパケット送信中信号を受信する送信ステー
タス入力を有する。状態制御装置は、電子メモリがメッ
セージ・パケットの少なくとも一部を記憶し、状態制御
装置の送信ステータス入力がパケット送信中信号を受信
し、状態制御装置の割込み入力が割込み保留信号を受信
する時、電子メモリを送信状態に維持する。
み入力、及びパケット送信中信号を受信する送信ステー
タス入力を有する。状態制御装置は、電子メモリがメッ
セージ・パケットの少なくとも一部を記憶し、状態制御
装置の送信ステータス入力がパケット送信中信号を受信
し、状態制御装置の割込み入力が割込み保留信号を受信
する時、電子メモリを送信状態に維持する。
【0009】先入れ先出し電子メモリは、例えば、先入
れ先出し電子メモリが少なくとも1個のメッセージ・パ
ケットの少なくとも一部を含む時、パケット・イン・メ
モリ信号を生成する。状態制御装置は、パケット・イン
・メモリ信号を受信するためのメモリ内容ステータス入
力を有する。
れ先出し電子メモリが少なくとも1個のメッセージ・パ
ケットの少なくとも一部を含む時、パケット・イン・メ
モリ信号を生成する。状態制御装置は、パケット・イン
・メモリ信号を受信するためのメモリ内容ステータス入
力を有する。
【0010】本発明の一態様によれば、状態制御装置の
メモリ内容ステータス入力がパケット・イン・メモリ信
号を受信し、状態制御装置の送信ステータス入力がパケ
ット送信中信号を受信し、状態制御装置の割込み入力が
割込み保留信号を受信する時、状態制御装置は電子メモ
リをアイドル状態から送信状態に切り替える。
メモリ内容ステータス入力がパケット・イン・メモリ信
号を受信し、状態制御装置の送信ステータス入力がパケ
ット送信中信号を受信し、状態制御装置の割込み入力が
割込み保留信号を受信する時、状態制御装置は電子メモ
リをアイドル状態から送信状態に切り替える。
【0011】好適には、状態制御装置は状態制御装置の
メモリ内容ステータス入力がパケット・イン・メモリ信
号を受信し、状態制御装置の送信ステータス入力がパケ
ット送信中信号を受信し、状態制御装置の割込み入力が
非割込み保留信号または割込み保留信号のいずれかを受
信する時、電子メモリを送信状態に維持する。
メモリ内容ステータス入力がパケット・イン・メモリ信
号を受信し、状態制御装置の送信ステータス入力がパケ
ット送信中信号を受信し、状態制御装置の割込み入力が
非割込み保留信号または割込み保留信号のいずれかを受
信する時、電子メモリを送信状態に維持する。
【0012】本発明の別の態様によれば、状態制御装置
の送信ステータス入力が非パケット送信中信号を受信
し、状態制御装置の割込み入力が非割込み保留信号を受
信する時、状態制御装置は電子メモリを送信状態からア
イドル状態に切り替える。
の送信ステータス入力が非パケット送信中信号を受信
し、状態制御装置の割込み入力が非割込み保留信号を受
信する時、状態制御装置は電子メモリを送信状態からア
イドル状態に切り替える。
【0013】電子メモリがアイドル状態であり、状態制
御装置の送信ステータス入力が非パケット送信中信号を
受信し、状態制御装置の割込み入力が割込み保留信号を
受信する時、状態制御装置は好適には電子メモリをアイ
ドル状態に維持する。
御装置の送信ステータス入力が非パケット送信中信号を
受信し、状態制御装置の割込み入力が割込み保留信号を
受信する時、状態制御装置は好適には電子メモリをアイ
ドル状態に維持する。
【0014】状態制御装置は、状態制御装置のメモリ内
容ステータスがパケット・イン・メモリ信号を受信し、
状態制御装置の割込み入力が非割込み保留信号を受信す
る時、好適には電子メモリをアイドル状態から送信状態
に切り替える。
容ステータスがパケット・イン・メモリ信号を受信し、
状態制御装置の割込み入力が非割込み保留信号を受信す
る時、好適には電子メモリをアイドル状態から送信状態
に切り替える。
【0015】本発明によるメッセージ・パケット送信機
は更に、一連の電子データ信号を電子メモリのメッセー
ジ・データ入力に提供する第1状態を有するデータ・ソ
ースを含む。データ・ソースはまた、電子データ信号を
電子メモリのメッセージ・データ入力に提供しない第2
状態を有する。状態制御装置は、状態制御装置の割込み
入力が割込み保留信号を受信し、状態制御装置の送信ス
テータス入力が非パケット送信中信号を受信する時、デ
ータ・ソースを第1状態から第2状態に切り替える。
は更に、一連の電子データ信号を電子メモリのメッセー
ジ・データ入力に提供する第1状態を有するデータ・ソ
ースを含む。データ・ソースはまた、電子データ信号を
電子メモリのメッセージ・データ入力に提供しない第2
状態を有する。状態制御装置は、状態制御装置の割込み
入力が割込み保留信号を受信し、状態制御装置の送信ス
テータス入力が非パケット送信中信号を受信する時、デ
ータ・ソースを第1状態から第2状態に切り替える。
【0016】データ・ソースが第1状態であり、状態制
御装置の送信ステータス入力がパケット送信中信号を受
信し、状態制御装置の割込み入力が割込み信号を受信す
る時、状態制御装置は好適にはデータ・ソースを第1状
態に維持する。
御装置の送信ステータス入力がパケット送信中信号を受
信し、状態制御装置の割込み入力が割込み信号を受信す
る時、状態制御装置は好適にはデータ・ソースを第1状
態に維持する。
【0017】本発明の別の態様によれば、各メッセージ
・パケット内の最初の電子データ信号は、メッセージ・
パケット内の電子データ信号の数を表す長さ信号を含
む。メッセージ・パケット送信中識別回路は、パケット
送信カウンタを含み、これは電子メモリにより出力され
たメッセージ・パケット内の電子データ信号の数を示す
パケット送信中信号を生成する。
・パケット内の最初の電子データ信号は、メッセージ・
パケット内の電子データ信号の数を表す長さ信号を含
む。メッセージ・パケット送信中識別回路は、パケット
送信カウンタを含み、これは電子メモリにより出力され
たメッセージ・パケット内の電子データ信号の数を示す
パケット送信中信号を生成する。
【0018】電子メモリがメッセージ・パケット内の最
初の電子データ信号を出力後、パケット送信中信号を生
成するメッセージ・パケット送信中識別回路を有するメ
ッセージ・パケット送信機を提供することにより、また
電子メモリがメッセージ・パケットの少なくとも一部を
記憶し、状態制御装置の送信ステータス入力がパケット
送信中信号を受信し、状態制御装置の割込み入力が割込
み保留信号を受信する時に、電子メモリを送信状態に維
持する状態制御装置を提供することにより、メッセージ
・パケットの一部が通信網上に送信された後に、メッセ
ージ・パケット送信機が機能停止を生じることなく、完
全なメッセージ・パケットを送信することが保証され
る。
初の電子データ信号を出力後、パケット送信中信号を生
成するメッセージ・パケット送信中識別回路を有するメ
ッセージ・パケット送信機を提供することにより、また
電子メモリがメッセージ・パケットの少なくとも一部を
記憶し、状態制御装置の送信ステータス入力がパケット
送信中信号を受信し、状態制御装置の割込み入力が割込
み保留信号を受信する時に、電子メモリを送信状態に維
持する状態制御装置を提供することにより、メッセージ
・パケットの一部が通信網上に送信された後に、メッセ
ージ・パケット送信機が機能停止を生じることなく、完
全なメッセージ・パケットを送信することが保証され
る。
【0019】電子メモリがアイドル状態であり、状態制
御装置の送信ステータス入力が非パケット送信中信号を
受信し、状態制御装置の割込み入力が割込み保留信号を
受信する時、状態制御装置が電子メモリをアイドル状態
に維持するメッセージ・パケット送信機を提供すること
により、割込みが保留の間に、メッセージ・パケット送
信機が通信網上にメッセージの送信を開始しないことが
保証される。
御装置の送信ステータス入力が非パケット送信中信号を
受信し、状態制御装置の割込み入力が割込み保留信号を
受信する時、状態制御装置が電子メモリをアイドル状態
に維持するメッセージ・パケット送信機を提供すること
により、割込みが保留の間に、メッセージ・パケット送
信機が通信網上にメッセージの送信を開始しないことが
保証される。
【0020】
【数1】 は、以降Xバーと記載する。
【0021】図1は本発明によるメッセージ・パケット
送信機のブロック図を示す。メッセージ・パケット送信
機は、少なくとも1個のメッセージ・パケットの少なく
とも一部を形成する複数の電子データ信号を記憶する先
入れ先出し電子メモリ10を含む。各メッセージ・パケ
ットは最初の電子データ信号及び最終電子データ信号を
含む。電子メモリ10は電子データ信号を受信するため
のメッセージ・データ入力12を有する。電子メモリ1
0はまた電子データ信号を出力するためのメッセージ・
データ出力14を有する。
送信機のブロック図を示す。メッセージ・パケット送信
機は、少なくとも1個のメッセージ・パケットの少なく
とも一部を形成する複数の電子データ信号を記憶する先
入れ先出し電子メモリ10を含む。各メッセージ・パケ
ットは最初の電子データ信号及び最終電子データ信号を
含む。電子メモリ10は電子データ信号を受信するため
のメッセージ・データ入力12を有する。電子メモリ1
0はまた電子データ信号を出力するためのメッセージ・
データ出力14を有する。
【0022】電子メモリ10は、記憶される電子データ
信号がメッセージ・データ出力14に出力される送信状
態を有する。電子メモリ10はまた、記憶される電子デ
ータ信号がメッセージ・データ出力14に出力されない
アイドル状態を有する。
信号がメッセージ・データ出力14に出力される送信状
態を有する。電子メモリ10はまた、記憶される電子デ
ータ信号がメッセージ・データ出力14に出力されない
アイドル状態を有する。
【0023】メッセージ・パケット送信機は更に、メッ
セージ・パケット送信中識別回路16を含む。メッセー
ジ・パケット送信中識別回路16は、電子メモリ10が
メッセージ・パケット内の最初の電子データ信号を出力
した後、パケット送信中信号を生成する。パケット送信
中識別回路16はまた、電子メモリ10がメッセージ・
パケット内の最後の電子データ信号を出力後、非パケッ
ト送信中信号を生成する。
セージ・パケット送信中識別回路16を含む。メッセー
ジ・パケット送信中識別回路16は、電子メモリ10が
メッセージ・パケット内の最初の電子データ信号を出力
した後、パケット送信中信号を生成する。パケット送信
中識別回路16はまた、電子メモリ10がメッセージ・
パケット内の最後の電子データ信号を出力後、非パケッ
ト送信中信号を生成する。
【0024】本発明によるメッセージ・パケット送信機
は状態制御装置18を含む。状態制御装置18は割込み
保留信号を受信する割込み入力20を有する。状態制御
装置18は更にパケット送信中信号を受信する送信ステ
ータス入力22を有する。状態制御装置18は電子メモ
リ10がメッセージ・パケットの少なくとも一部を記憶
し、状態制御装置18の送信ステータス入力22がパケ
ット送信中信号を受信し、状態制御装置18の割込み入
力20が割込み保留信号を受信する時、電子メモリ10
を送信状態に維持する。
は状態制御装置18を含む。状態制御装置18は割込み
保留信号を受信する割込み入力20を有する。状態制御
装置18は更にパケット送信中信号を受信する送信ステ
ータス入力22を有する。状態制御装置18は電子メモ
リ10がメッセージ・パケットの少なくとも一部を記憶
し、状態制御装置18の送信ステータス入力22がパケ
ット送信中信号を受信し、状態制御装置18の割込み入
力20が割込み保留信号を受信する時、電子メモリ10
を送信状態に維持する。
【0025】例えば、先入れ先出し電子メモリ10は、
先入れ先出し電子メモリ10が少なくとも1個のメッセ
ージ・パケットの少なくとも一部を含む時、パケット・
イン・メモリ信号を生成する。状態制御装置18はパケ
ット・イン・メモリ信号を受信するためのメモリ内容ス
テータス入力24を有する。
先入れ先出し電子メモリ10が少なくとも1個のメッセ
ージ・パケットの少なくとも一部を含む時、パケット・
イン・メモリ信号を生成する。状態制御装置18はパケ
ット・イン・メモリ信号を受信するためのメモリ内容ス
テータス入力24を有する。
【0026】図2は先入れ先出し電子メモリ10の例の
ブロック図を示す。電子メモリ10は、メッセージ・デ
ータ入力12及びメッセージ・データ出力14に接続さ
れるメモリ・セル配列26を含む。メモリ・セル配列2
6はアドレス入力28を有し、アドレス・デコーダ及び
比較器30からアドレスを受信する。
ブロック図を示す。電子メモリ10は、メッセージ・デ
ータ入力12及びメッセージ・データ出力14に接続さ
れるメモリ・セル配列26を含む。メモリ・セル配列2
6はアドレス入力28を有し、アドレス・デコーダ及び
比較器30からアドレスを受信する。
【0027】アドレス・デコーダ及び比較器30は書込
みアドレス・カウンタ32から書込みアドレスを受信
し、読出しアドレス・カウンタ34から読出しアドレス
を受信する。メモリ・セル配列26が単一ポート配列の
場合、読出し及び書込みアドレスは、アドレス・デコー
ダ及び比較器30に同時に1つのアドレスを提供するた
めに、時間的にマルチプレクスされる。メモリ・セル配
列26がデュアル・ポート配列の場合、読出し及び書込
みアドレスが同時に供給され、メッセージ・データが出
力されるのと同時にメッセージ・データが入力される。
みアドレス・カウンタ32から書込みアドレスを受信
し、読出しアドレス・カウンタ34から読出しアドレス
を受信する。メモリ・セル配列26が単一ポート配列の
場合、読出し及び書込みアドレスは、アドレス・デコー
ダ及び比較器30に同時に1つのアドレスを提供するた
めに、時間的にマルチプレクスされる。メモリ・セル配
列26がデュアル・ポート配列の場合、読出し及び書込
みアドレスが同時に供給され、メッセージ・データが出
力されるのと同時にメッセージ・データが入力される。
【0028】書込みアドレス・カウンタ32及び読出し
アドレス・カウンタ34は、各々、進行(advance )入
力36及び38をそれぞれ有する。メモリ・セル配列2
6がエンプティの場合、カウンタ32及び34の両者は
メモリ・セル配列内の同一アドレスを差す。メッセージ
・データ信号がメッセージ・データ入力12に現れ、書
込み許可信号が進行入力36に現れると、メッセージ・
データ信号がメモリ・セル配列26内の、書込みアドレ
ス・カウンタ32により識別されるロケーションに記憶
され、書込みアドレス・カウンタ32が次にメモリ・セ
ル配列26内の次のメモリ・ロケーションのアドレスに
更新される。
アドレス・カウンタ34は、各々、進行(advance )入
力36及び38をそれぞれ有する。メモリ・セル配列2
6がエンプティの場合、カウンタ32及び34の両者は
メモリ・セル配列内の同一アドレスを差す。メッセージ
・データ信号がメッセージ・データ入力12に現れ、書
込み許可信号が進行入力36に現れると、メッセージ・
データ信号がメモリ・セル配列26内の、書込みアドレ
ス・カウンタ32により識別されるロケーションに記憶
され、書込みアドレス・カウンタ32が次にメモリ・セ
ル配列26内の次のメモリ・ロケーションのアドレスに
更新される。
【0029】状態制御信号が読出しアドレス・カウンタ
34の進行入力38に現れると、メモリ・セル配列26
内の読出しアドレス・カウンタ34の内容により識別さ
れるロケーションに記憶されるメッセージ・データが、
メッセージ・データ出力14上に出力され、書込み許可
信号が書込み許可線40上に出力され、読出しアドレス
・カウンタ34がメモリ・セル配列26内の次のメモリ
・ロケーションを差すように更新される。
34の進行入力38に現れると、メモリ・セル配列26
内の読出しアドレス・カウンタ34の内容により識別さ
れるロケーションに記憶されるメッセージ・データが、
メッセージ・データ出力14上に出力され、書込み許可
信号が書込み許可線40上に出力され、読出しアドレス
・カウンタ34がメモリ・セル配列26内の次のメモリ
・ロケーションを差すように更新される。
【0030】アドレス・デコーダ及び比較器30は、書
込みアドレス・カウンタ32からの書込みアドレスを、
読出しアドレス・カウンタ34からの読出しアドレスと
比較し、先入れ先出しメモリ10が少なくとも1個のメ
ッセージ・パケットの少なくとも一部を含む時、パケッ
ト・イン・メモリ信号を生成する。パケット・イン・メ
モリ信号は遅延ラッチ42によりラッチされる。遅延を
補償するために、アドレス・デコーダ及び比較器は、読
出しアドレスが書込みアドレスの1メモリ・ロケーショ
ン以内で進むと、非パケット・イン・メモリ信号を生成
する。書込みアドレス・カウンタ32及び読出しアドレ
ス・カウンタ34は、カウント・アップまたはカウント
・ダウンのいずれかにより更新される。
込みアドレス・カウンタ32からの書込みアドレスを、
読出しアドレス・カウンタ34からの読出しアドレスと
比較し、先入れ先出しメモリ10が少なくとも1個のメ
ッセージ・パケットの少なくとも一部を含む時、パケッ
ト・イン・メモリ信号を生成する。パケット・イン・メ
モリ信号は遅延ラッチ42によりラッチされる。遅延を
補償するために、アドレス・デコーダ及び比較器は、読
出しアドレスが書込みアドレスの1メモリ・ロケーショ
ン以内で進むと、非パケット・イン・メモリ信号を生成
する。書込みアドレス・カウンタ32及び読出しアドレ
ス・カウンタ34は、カウント・アップまたはカウント
・ダウンのいずれかにより更新される。
【0031】図3は図1の状態制御装置18の状態図の
例を示す。この例では、状態制御装置18は先入れ先出
し電子メモリ10の送信状態に対応する送信状態44、
及び先入れ先出し電子メモリ10のアイドル状態に対応
するアイドル状態46を有する。図3に示されるよう
に、状態制御装置は、状態制御装置18のメモリ内容ス
テータス入力24がパケット・イン・メモリ信号を受信
し、状態制御装置18の送信ステータス入力22がパケ
ット送信中信号を受信し、状態制御装置18の割込み入
力20が割込み保留信号を受信する時、電子メモリをア
イドル状態46から送信状態44に切り替える。
例を示す。この例では、状態制御装置18は先入れ先出
し電子メモリ10の送信状態に対応する送信状態44、
及び先入れ先出し電子メモリ10のアイドル状態に対応
するアイドル状態46を有する。図3に示されるよう
に、状態制御装置は、状態制御装置18のメモリ内容ス
テータス入力24がパケット・イン・メモリ信号を受信
し、状態制御装置18の送信ステータス入力22がパケ
ット送信中信号を受信し、状態制御装置18の割込み入
力20が割込み保留信号を受信する時、電子メモリをア
イドル状態46から送信状態44に切り替える。
【0032】状態制御装置18は、状態制御装置18の
メモリ内容ステータス入力24がパケット・イン・メモ
リ信号を受信し、状態制御装置18の送信ステータス入
力22がパケット送信中信号を受信し、状態制御装置1
8の割込み入力が割込み保留信号または非割込み保留信
号のいずれかを受信する時、電子メモリ10を送信状態
に維持する。
メモリ内容ステータス入力24がパケット・イン・メモ
リ信号を受信し、状態制御装置18の送信ステータス入
力22がパケット送信中信号を受信し、状態制御装置1
8の割込み入力が割込み保留信号または非割込み保留信
号のいずれかを受信する時、電子メモリ10を送信状態
に維持する。
【0033】図3から更に、状態制御装置18は、状態
制御装置18の送信ステータス入力22が非パケット送
信中信号を受信し、状態制御装置18の割込み入力20
が割込み保留信号または非割込み保留信号のいずれかを
受信する時、電子メモリ10を送信状態44からアイド
ル状態46に切り替えることがわかる。
制御装置18の送信ステータス入力22が非パケット送
信中信号を受信し、状態制御装置18の割込み入力20
が割込み保留信号または非割込み保留信号のいずれかを
受信する時、電子メモリ10を送信状態44からアイド
ル状態46に切り替えることがわかる。
【0034】電子メモリ10がアイドル状態で、状態制
御装置18の送信ステータス入力22が非パケット送信
中信号を受信し、状態制御装置18の割込み入力20が
割込み保留信号を受信する時、状態制御装置18は電子
メモリをアイドル状態46に維持する。
御装置18の送信ステータス入力22が非パケット送信
中信号を受信し、状態制御装置18の割込み入力20が
割込み保留信号を受信する時、状態制御装置18は電子
メモリをアイドル状態46に維持する。
【0035】状態制御装置18はまた、状態制御装置1
8のメモリ内容ステータス入力24がパケット・イン・
メモリ信号を受信し、状態制御装置18の割込み入力2
0が非割込み保留信号を受信する時、電子メモリ10を
アイドル状態46から送信状態44に切り替える。
8のメモリ内容ステータス入力24がパケット・イン・
メモリ信号を受信し、状態制御装置18の割込み入力2
0が非割込み保留信号を受信する時、電子メモリ10を
アイドル状態46から送信状態44に切り替える。
【0036】図4は図3の状態図に示される状態及び遷
移を有する状態制御装置18の例のブロック図を示す。
図4に示されるように、状態制御装置は、NORゲート
64の出力部及びラッチ52のQバー出力部において、
それぞれ、状態制御信号出力48及び割込み禁止信号出
力50(Qバー=1)が現われる。パケット送信中信号
PIT=1がNORゲート56の一方の入力に供給さ
れ、反転割込み禁止信号Q=0がNORゲート56の他
の入力に供給される時、そのNORゲートの出力0がO
Rゲート54を介してラッチ52のQ及びQバー出力部
を、それぞれ、Q=0及びQバー=1にラッチして、割
込み禁止信号Qバー=1が出力50に生成される。非パ
ケット送信中信号PIT=0がNORゲート56に供給
されている時だけ、割込み禁止信号はQバー=1からQ
バー=0(割込み許可)に切り替わる。
移を有する状態制御装置18の例のブロック図を示す。
図4に示されるように、状態制御装置は、NORゲート
64の出力部及びラッチ52のQバー出力部において、
それぞれ、状態制御信号出力48及び割込み禁止信号出
力50(Qバー=1)が現われる。パケット送信中信号
PIT=1がNORゲート56の一方の入力に供給さ
れ、反転割込み禁止信号Q=0がNORゲート56の他
の入力に供給される時、そのNORゲートの出力0がO
Rゲート54を介してラッチ52のQ及びQバー出力部
を、それぞれ、Q=0及びQバー=1にラッチして、割
込み禁止信号Qバー=1が出力50に生成される。非パ
ケット送信中信号PIT=0がNORゲート56に供給
されている時だけ、割込み禁止信号はQバー=1からQ
バー=0(割込み許可)に切り替わる。
【0037】非割込み禁止信号Qバー=0が出力50に
出力される時、割込み保留IP=1がORゲート60の
一方の入力に現れるか、非パケット・イン・メモリ信号
PIM=0がインバータ62に現れなければ、非割込み
禁止信号はQバー=0を維持する。しかしながら、割込
み禁止信号Qバー=1が出力50に現れる時、割込み保
留信号IP=1がORゲート60の一方の入力に現れて
も、或いは非パケット・イン・メモリ信号PIM=0が
インバータ62に現れても、ANDゲート58の入力に
おける反転割込み禁止信号Q=0がQバー=1を維持す
る。
出力される時、割込み保留IP=1がORゲート60の
一方の入力に現れるか、非パケット・イン・メモリ信号
PIM=0がインバータ62に現れなければ、非割込み
禁止信号はQバー=0を維持する。しかしながら、割込
み禁止信号Qバー=1が出力50に現れる時、割込み保
留信号IP=1がORゲート60の一方の入力に現れて
も、或いは非パケット・イン・メモリ信号PIM=0が
インバータ62に現れても、ANDゲート58の入力に
おける反転割込み禁止信号Q=0がQバー=1を維持す
る。
【0038】出力48の状態制御信号は、反転割込み禁
止信号Q=0がNORゲート64の一方の入力に現れ、
反転パケット・イン・メモリ信号バーPIM=0がNO
Rゲート64の他入力に現れる時だけ、送信状態を示
す"1"の値を有する。出力48の状態制御信号が送信状
態を示す値"1"を有する時、図2の電子メモリ10の読
出しアドレス・カウンタ38が各読出しサイクルで更新
され、書込み許可信号が電子メモリ10の書込み許可線
40に供給される。
止信号Q=0がNORゲート64の一方の入力に現れ、
反転パケット・イン・メモリ信号バーPIM=0がNO
Rゲート64の他入力に現れる時だけ、送信状態を示
す"1"の値を有する。出力48の状態制御信号が送信状
態を示す値"1"を有する時、図2の電子メモリ10の読
出しアドレス・カウンタ38が各読出しサイクルで更新
され、書込み許可信号が電子メモリ10の書込み許可線
40に供給される。
【0039】図5はメッセージ・パケット送信中識別回
路16の例のブロック図を示す。メッセージ・パケット
送信中識別回路16はパケット送信中カウンタ66を含
み、これはデータ入力68、8ビット・カウント出力7
0、ロード許可入力72、及び減分許可入力74を含
む。電子メモリ10から出力される各メッセージ・デー
タ信号は、パケット送信中カウンタ66のデータ入力6
8上にも現れる。 "ワン・ショット"回路75は、割込
み禁止信号が"ワン・ショット" 回路75の入力におい
て"0"から"1"に変化する時だけ、1サイクルのロード
信号をパケット送信中カウンタ66のロード許可入力7
2に供給する。従って、"ワン・ショット"75によるロ
ード信号の生成は、メモリ10からの新たなメッセージ
・パケットの第1のデータ信号の出力と同時に発生す
る。各メッセージ・パケット内の第1の電子データ信号
に、メッセージ・パケットの長さに等しい値を提供する
ことにより、パケット送信中カウンタ66にパケット長
に等しい初期カウントがロードされる。
路16の例のブロック図を示す。メッセージ・パケット
送信中識別回路16はパケット送信中カウンタ66を含
み、これはデータ入力68、8ビット・カウント出力7
0、ロード許可入力72、及び減分許可入力74を含
む。電子メモリ10から出力される各メッセージ・デー
タ信号は、パケット送信中カウンタ66のデータ入力6
8上にも現れる。 "ワン・ショット"回路75は、割込
み禁止信号が"ワン・ショット" 回路75の入力におい
て"0"から"1"に変化する時だけ、1サイクルのロード
信号をパケット送信中カウンタ66のロード許可入力7
2に供給する。従って、"ワン・ショット"75によるロ
ード信号の生成は、メモリ10からの新たなメッセージ
・パケットの第1のデータ信号の出力と同時に発生す
る。各メッセージ・パケット内の第1の電子データ信号
に、メッセージ・パケットの長さに等しい値を提供する
ことにより、パケット送信中カウンタ66にパケット長
に等しい初期カウントがロードされる。
【0040】その後、パケット・イン・メモリ信号PI
M=1がパケット送信中カウンタ66の減分許可入力7
4に現れる各サイクルの間、カウントは1だけ減算され
る。ORゲート76はカウンタ66内の値がゼロでない
限り、パケット送信中信号PIT=1を生成する。
M=1がパケット送信中カウンタ66の減分許可入力7
4に現れる各サイクルの間、カウントは1だけ減算され
る。ORゲート76はカウンタ66内の値がゼロでない
限り、パケット送信中信号PIT=1を生成する。
【0041】図6は図5の"ワン・ショット"回路76の
例のブロック図である。図示のように、遅延ラッチ8
0、ANDゲート82及びインバータ84は、現行サイ
クルにおける"ワン・ショット"回路の入力が"1"であ
り、直前のサイクルにおける "ワン・ショット"回路の
入力が"ゼロ"の時に限り、"ワン・ショット"回路が"1"
を出力することを保証する。
例のブロック図である。図示のように、遅延ラッチ8
0、ANDゲート82及びインバータ84は、現行サイ
クルにおける"ワン・ショット"回路の入力が"1"であ
り、直前のサイクルにおける "ワン・ショット"回路の
入力が"ゼロ"の時に限り、"ワン・ショット"回路が"1"
を出力することを保証する。
【0042】図7は図1の状態制御装置18の別の例の
ブロック図を示す。図7に示される状態制御装置はAN
Dゲート58を除き、図4に示される状態制御装置と同
じである。非フル・パケット・イン・メモリ信号がAN
Dゲート58の第3の入力に供給される。(メモリ10
から部分的に送信されるメッセージ・パケット及びメモ
リ10により部分的に受信されるメッセージ・パケット
に加え、)電子メモリ10内にフル・メッセージ・パケ
ットが存在する時、ORゲート60の入力における割込
み保留信号は、割込み禁止信号がQバー=0からQバー
=1に切り替わることを阻止しない。従って、状態制御
装置がアイドル状態46から送信状態44に切り替わる
ことを阻止しない。
ブロック図を示す。図7に示される状態制御装置はAN
Dゲート58を除き、図4に示される状態制御装置と同
じである。非フル・パケット・イン・メモリ信号がAN
Dゲート58の第3の入力に供給される。(メモリ10
から部分的に送信されるメッセージ・パケット及びメモ
リ10により部分的に受信されるメッセージ・パケット
に加え、)電子メモリ10内にフル・メッセージ・パケ
ットが存在する時、ORゲート60の入力における割込
み保留信号は、割込み禁止信号がQバー=0からQバー
=1に切り替わることを阻止しない。従って、状態制御
装置がアイドル状態46から送信状態44に切り替わる
ことを阻止しない。
【0043】図8は図7の状態制御装置における非フル
・パケット・イン・メモリ信号を生成する回路例のブロ
ック図を示す。アップ/ダウン・カウンタ88は、電子
メモリ10に記憶されるフル・メッセージ・パケットの
数に等しい値を有する。NORゲート90は、カウンタ
88の値がゼロの時、非フル・パケット・イン・メモリ
を表す"1"信号を出力する。例えば、アップ/ダウン・
カウンタ88は4ビット・カウンタである。
・パケット・イン・メモリ信号を生成する回路例のブロ
ック図を示す。アップ/ダウン・カウンタ88は、電子
メモリ10に記憶されるフル・メッセージ・パケットの
数に等しい値を有する。NORゲート90は、カウンタ
88の値がゼロの時、非フル・パケット・イン・メモリ
を表す"1"信号を出力する。例えば、アップ/ダウン・
カウンタ88は4ビット・カウンタである。
【0044】メッセージ・パケットの第1のデータ信号
が電子メモリ10から読出される度に、状態制御装置1
8の割込み禁止信号(図4及び図7)が"0"から"1"に
変化する。割込み禁止信号を"ワン・ショット"回路92
の入力に供給することにより、減分信号がアップ/ダウ
ン・カウンタ88の減分入力に供給され、カウントが1
減算される。
が電子メモリ10から読出される度に、状態制御装置1
8の割込み禁止信号(図4及び図7)が"0"から"1"に
変化する。割込み禁止信号を"ワン・ショット"回路92
の入力に供給することにより、減分信号がアップ/ダウ
ン・カウンタ88の減分入力に供給され、カウントが1
減算される。
【0045】新たなメッセージ・パケットの第1のデー
タ信号がデータ・ソースから電子メモリ10に入力さ
れ、データ・ソースが書込み許可信号を提供する時、 "
パケット長を表す" 第1のデータ信号の値がダウン・カ
ウンタ94に書込まれる。当初、ダウン・カウンタ94
はゼロ値を有する。データ・ソースが書込み許可信号を
供給する時、ダウン・カウンタ94はメッセージ・パケ
ットの第1のデータ信号がダウン・カウンタ94のデー
タ入力に現れるのと同時に、NORゲート96及びAN
Dゲート98を介し、ロードを許可される。
タ信号がデータ・ソースから電子メモリ10に入力さ
れ、データ・ソースが書込み許可信号を提供する時、 "
パケット長を表す" 第1のデータ信号の値がダウン・カ
ウンタ94に書込まれる。当初、ダウン・カウンタ94
はゼロ値を有する。データ・ソースが書込み許可信号を
供給する時、ダウン・カウンタ94はメッセージ・パケ
ットの第1のデータ信号がダウン・カウンタ94のデー
タ入力に現れるのと同時に、NORゲート96及びAN
Dゲート98を介し、ロードを許可される。
【0046】その後、ダウン・カウンタ94のカウント
値がゼロでない時、NORゲート96及びANDゲート
100は、データ・ソースが書込み許可信号を供給する
各サイクルにおいて、ダウン・カウンタ94を減分す
る。全メッセージ・パケットが電子メモリ10にロード
されると、ダウン・カウンタ94のカウントが"1"か
ら"0"に変化し、NORゲート96の出力が"0"から"
1"に変化し、 "ワン・ショット"回路102がアップ/
ダウン・カウンタ88を1増分する。
値がゼロでない時、NORゲート96及びANDゲート
100は、データ・ソースが書込み許可信号を供給する
各サイクルにおいて、ダウン・カウンタ94を減分す
る。全メッセージ・パケットが電子メモリ10にロード
されると、ダウン・カウンタ94のカウントが"1"か
ら"0"に変化し、NORゲート96の出力が"0"から"
1"に変化し、 "ワン・ショット"回路102がアップ/
ダウン・カウンタ88を1増分する。
【0047】図1に戻り、メッセージ・パケット送信機
は更に割込み論理回路104及びデータ・ソース106
を含む。データ・ソースは一連の電子データ信号を電子
メモリのメッセージ・データ入力に供給する第1状態を
有する。データ・ソースはまた、電子データ信号を電子
メモリのメッセージ・データ入力に供給しない第2状態
を有する。割込み論理回路104により、状態制御装置
18は、状態制御装置18の割込み入力20が割込み保
留信号を受信し、状態制御装置18の送信ステータス入
力22が非パケット送信中信号を受信する時、データ・
ソース106を第1状態から第2状態に切り替える。
は更に割込み論理回路104及びデータ・ソース106
を含む。データ・ソースは一連の電子データ信号を電子
メモリのメッセージ・データ入力に供給する第1状態を
有する。データ・ソースはまた、電子データ信号を電子
メモリのメッセージ・データ入力に供給しない第2状態
を有する。割込み論理回路104により、状態制御装置
18は、状態制御装置18の割込み入力20が割込み保
留信号を受信し、状態制御装置18の送信ステータス入
力22が非パケット送信中信号を受信する時、データ・
ソース106を第1状態から第2状態に切り替える。
【0048】状態制御装置18はデータ・ソース106
が第1状態であり、状態制御装置の送信ステータス入力
22がパケット送信中信号を受信し、状態制御装置18
の割込み入力20が割込み信号を受信する時、データ・
ソース106を第1状態に維持する。
が第1状態であり、状態制御装置の送信ステータス入力
22がパケット送信中信号を受信し、状態制御装置18
の割込み入力20が割込み信号を受信する時、データ・
ソース106を第1状態に維持する。
【0049】データ・ソース106は例えば、データ信
号を選択アドレスに書込むマイクロプロセッサである。
号を選択アドレスに書込むマイクロプロセッサである。
【0050】図9は図1の割込み論理回路104の例の
ブロック図を示す。割込み禁止信号または非フル・パケ
ット・イン・メモリ信号のいずれか若しくは両者が値"
0"を有する時、割込み論理回路104の入力に供給さ
れる割込み信号が、遅延ラッチ108、ANDゲート1
10及びNANDゲート112を介し、割込み論理回路
104の出力からデータ・ソース106に供給される。
デコーダ114は、割込み信号が割込み論理回路104
の入力に現れる時、割込み保留信号を生成する。
ブロック図を示す。割込み禁止信号または非フル・パケ
ット・イン・メモリ信号のいずれか若しくは両者が値"
0"を有する時、割込み論理回路104の入力に供給さ
れる割込み信号が、遅延ラッチ108、ANDゲート1
10及びNANDゲート112を介し、割込み論理回路
104の出力からデータ・ソース106に供給される。
デコーダ114は、割込み信号が割込み論理回路104
の入力に現れる時、割込み保留信号を生成する。
【0051】図9の割込み論理回路104を図7の拡張
状態制御装置と組合わせることにより、メッセージ・パ
ケットが電子メモリ10から送信される間に、電子メモ
リ10内に現在電子メモリ10から送信されているメッ
セージ・パケットに加えて、少なくとも1個のフル・メ
ッセージ・パケットが記憶される限り、割込みがデータ
・ソース106に転送される。
状態制御装置と組合わせることにより、メッセージ・パ
ケットが電子メモリ10から送信される間に、電子メモ
リ10内に現在電子メモリ10から送信されているメッ
セージ・パケットに加えて、少なくとも1個のフル・メ
ッセージ・パケットが記憶される限り、割込みがデータ
・ソース106に転送される。
【0052】以上述べた発明には以下の態様がある。
【0053】(1)各々が最初の電子データ信号と最終
電子データ信号を含む、少なくとも1個のメッセージ・
パケットの、少なくとも一部を形成する複数の電子デー
タ信号を記憶する先入れ先出し電子メモリであって、電
子データ信号を受信するメッセージ・データ入力及び電
子データ信号を出力するメッセージ・データ出力を有
し、記憶されている電子データ信号をメッセージ・デー
タ出力に出力する送信状態と、記憶されている電子デー
タ信号をメッセージ・データ出力に出力しないアイドル
状態とを有する上記電子メモリと、上記電子メモリがメ
ッセージ・パケット内の最初の電子データ信号を出力後
に、パケット送信中を生成し、上記電子メモリがメッセ
ージ・パケット内の最終電子データ信号を出力後に、非
パケット送信中信号を生成するメッセージ・パケット送
信中識別回路と、割込み保留信号を受信する割込み入
力、及びパケット送信中信号を受信する送信ステータス
入力を有する状態制御装置であって、上記電子メモリが
メッセージ・パケットの少なくとも一部を記憶し、上記
状態制御装置の送信ステータス入力がパケット送信中信
号を受信し、上記状態制御装置の割込み入力が割込み保
留信号を受信する時、上記電子メモリを送信状態に維持
する上記状態制御装置とを含むメッセージ・パケット送
信機。
電子データ信号を含む、少なくとも1個のメッセージ・
パケットの、少なくとも一部を形成する複数の電子デー
タ信号を記憶する先入れ先出し電子メモリであって、電
子データ信号を受信するメッセージ・データ入力及び電
子データ信号を出力するメッセージ・データ出力を有
し、記憶されている電子データ信号をメッセージ・デー
タ出力に出力する送信状態と、記憶されている電子デー
タ信号をメッセージ・データ出力に出力しないアイドル
状態とを有する上記電子メモリと、上記電子メモリがメ
ッセージ・パケット内の最初の電子データ信号を出力後
に、パケット送信中を生成し、上記電子メモリがメッセ
ージ・パケット内の最終電子データ信号を出力後に、非
パケット送信中信号を生成するメッセージ・パケット送
信中識別回路と、割込み保留信号を受信する割込み入
力、及びパケット送信中信号を受信する送信ステータス
入力を有する状態制御装置であって、上記電子メモリが
メッセージ・パケットの少なくとも一部を記憶し、上記
状態制御装置の送信ステータス入力がパケット送信中信
号を受信し、上記状態制御装置の割込み入力が割込み保
留信号を受信する時、上記電子メモリを送信状態に維持
する上記状態制御装置とを含むメッセージ・パケット送
信機。
【0054】(2)先入れ先出し電子メモリが少なくと
も1個のメッセージ・パケットの少なくとも一部を含む
時、先入れ先出し電子メモリがパケット・イン・メモリ
信号を生成し、状態制御装置がパケット・イン・メモリ
信号を受信するためのメモリ内容ステータス入力を有す
る(1)記載のメッセージ・パケット送信機。
も1個のメッセージ・パケットの少なくとも一部を含む
時、先入れ先出し電子メモリがパケット・イン・メモリ
信号を生成し、状態制御装置がパケット・イン・メモリ
信号を受信するためのメモリ内容ステータス入力を有す
る(1)記載のメッセージ・パケット送信機。
【0055】(3)状態制御装置のメモリ内容ステータ
ス入力がパケット・イン・メモリ信号を受信し、状態制
御装置の送信ステータス入力がパケット送信中信号を受
信し、状態制御装置の割込み入力が割込み保留信号を受
信する時、状態制御装置が電子メモリをアイドル状態か
ら送信状態に切り替える(2)記載のメッセージ・パケ
ット送信機。
ス入力がパケット・イン・メモリ信号を受信し、状態制
御装置の送信ステータス入力がパケット送信中信号を受
信し、状態制御装置の割込み入力が割込み保留信号を受
信する時、状態制御装置が電子メモリをアイドル状態か
ら送信状態に切り替える(2)記載のメッセージ・パケ
ット送信機。
【0056】(4)状態制御装置のメモリ内容ステータ
ス入力がパケット・イン・メモリ信号を受信し、状態制
御装置の送信ステータス入力がパケット送信中信号を受
信し、状態制御装置の割込み入力が非割込み保留信号を
受信する時、状態制御装置が電子メモリを送信状態に維
持する(3)記載のメッセージ・パケット送信機。
ス入力がパケット・イン・メモリ信号を受信し、状態制
御装置の送信ステータス入力がパケット送信中信号を受
信し、状態制御装置の割込み入力が非割込み保留信号を
受信する時、状態制御装置が電子メモリを送信状態に維
持する(3)記載のメッセージ・パケット送信機。
【0057】(5)状態制御装置の送信ステータス入力
が非パケット送信中信号を受信し、状態制御装置の割込
み入力が割込み保留信号を受信する時、状態制御装置が
電子メモリを送信状態からアイドル状態に切り替える
(4)記載のメッセージ・パケット送信機。
が非パケット送信中信号を受信し、状態制御装置の割込
み入力が割込み保留信号を受信する時、状態制御装置が
電子メモリを送信状態からアイドル状態に切り替える
(4)記載のメッセージ・パケット送信機。
【0058】(6)状態制御装置の送信ステータス入力
が非パケット送信中信号を受信し、状態制御装置の割込
み入力が非割込み保留信号を受信する時、状態制御装置
が電子メモリを送信状態からアイドル状態に切り替える
(5)記載のメッセージ・パケット送信機。
が非パケット送信中信号を受信し、状態制御装置の割込
み入力が非割込み保留信号を受信する時、状態制御装置
が電子メモリを送信状態からアイドル状態に切り替える
(5)記載のメッセージ・パケット送信機。
【0059】(7)電子メモリがアイドル状態であり、
状態制御装置の送信ステータス入力が非パケット送信中
信号を受信し、状態制御装置の割込み入力が割込み保留
信号を受信する時、状態制御装置が電子メモリをアイド
ル状態に維持する(6)記載のメッセージ・パケット送
信機。
状態制御装置の送信ステータス入力が非パケット送信中
信号を受信し、状態制御装置の割込み入力が割込み保留
信号を受信する時、状態制御装置が電子メモリをアイド
ル状態に維持する(6)記載のメッセージ・パケット送
信機。
【0060】(8)状態制御装置のメモリ内容ステータ
ス入力がパケット・イン・メモリ信号を受信し、状態制
御装置の割込み入力が非割込み保留信号を受信する時、
状態制御装置が電子メモリをアイドル状態から送信状態
に切り替える(7)記載のメッセージ・パケット送信
機。
ス入力がパケット・イン・メモリ信号を受信し、状態制
御装置の割込み入力が非割込み保留信号を受信する時、
状態制御装置が電子メモリをアイドル状態から送信状態
に切り替える(7)記載のメッセージ・パケット送信
機。
【0061】(9)一連の電子データ信号を電子メモリ
のメッセージ・データ入力に提供する第1状態、及び電
子データ信号を電子メモリのメッセージ・データ入力に
提供しない第2状態を有するデータ・ソースを含み、状
態制御装置の割込み入力が割込み保留信号を受信し、状
態制御装置の送信ステータス入力が非パケット送信中信
号を受信する時、状態制御装置がデータ・ソースを第1
状態から第2状態に切り替える(8)記載のメッセージ
・パケット送信機。
のメッセージ・データ入力に提供する第1状態、及び電
子データ信号を電子メモリのメッセージ・データ入力に
提供しない第2状態を有するデータ・ソースを含み、状
態制御装置の割込み入力が割込み保留信号を受信し、状
態制御装置の送信ステータス入力が非パケット送信中信
号を受信する時、状態制御装置がデータ・ソースを第1
状態から第2状態に切り替える(8)記載のメッセージ
・パケット送信機。
【0062】(10)データ・ソースが第1状態であ
り、状態制御装置の送信ステータス入力がパケット送信
中信号を受信し、状態制御装置の割込み入力が割込み保
留信号を受信する時、状態制御装置がデータ・ソースを
第1状態に維持する(9)記載のメッセージ・パケット
送信機。
り、状態制御装置の送信ステータス入力がパケット送信
中信号を受信し、状態制御装置の割込み入力が割込み保
留信号を受信する時、状態制御装置がデータ・ソースを
第1状態に維持する(9)記載のメッセージ・パケット
送信機。
【0063】(11)各メッセージ・パケット内の最初
の電子データ信号がメッセージ・パケット内の電子デー
タ信号数を表す長さ信号を含み、メッセージ・パケット
送信中識別回路が、電子メモリによりまだ出力されてい
ないメッセージ・パケット内の電子データ信号の数を表
すパケット送信中信号を生成するパケット送信中カウン
タを含む(10)記載のメッセージ・パケット送信機。
の電子データ信号がメッセージ・パケット内の電子デー
タ信号数を表す長さ信号を含み、メッセージ・パケット
送信中識別回路が、電子メモリによりまだ出力されてい
ないメッセージ・パケット内の電子データ信号の数を表
すパケット送信中信号を生成するパケット送信中カウン
タを含む(10)記載のメッセージ・パケット送信機。
【0064】
【発明の効果】以上説明したように、本発明によれば、
中断なしに通信網上に電子データ信号のパケットを送信
可能なメッセージ・パケット送信機が提供される。
中断なしに通信網上に電子データ信号のパケットを送信
可能なメッセージ・パケット送信機が提供される。
【図1】本発明によるメッセージ・パケット送信機例の
ブロック図である。
ブロック図である。
【図2】図1のメッセージ・パケット送信機内で使用さ
れる先入れ先出し電子メモリ例のブロック図である。
れる先入れ先出し電子メモリ例のブロック図である。
【図3】図1のメッセージ・パケット送信機の状態制御
装置の状態図の例を示す図である。
装置の状態図の例を示す図である。
【図4】図1の状態制御装置例のブロック図である。
【図5】図1のメッセージ・パケット送信機のメッセー
ジ・パケット送信中識別回路例のブロック図である。
ジ・パケット送信中識別回路例のブロック図である。
【図6】図5のメッセージ・パケット送信中識別回路
の"ワン・ショット"回路例のブロック図である。
の"ワン・ショット"回路例のブロック図である。
【図7】図1のメッセージ・パケット送信機の状態制御
装置の別の例のブロック図である。
装置の別の例のブロック図である。
【図8】図7の状態制御装置の非フル・パケット・イン
・メモリ信号を生成する回路例のブロック図である。
・メモリ信号を生成する回路例のブロック図である。
【図9】図1のメッセージ・パケット送信機の割込み論
理回路例のブロック図である。
理回路例のブロック図である。
10 先入れ先出し電子メモリ 16 メッセージ・パケット送信中識別回路 18 状態制御装置 20 割込み入力 22 送信ステータス入力 24 メモリ内容ステータス入力 26 メモリ・セル配列 30 アドレス・デコーダ及び比較器 32 書込みアドレス・カウンタ 34 読出しアドレス・カウンタ 40 書込み許可線 42、52、80、108 遅延ラッチ 72 ロード許可入力 74 減分許可入力 75 "ワン・ショット"回路
フロントページの続き (72)発明者 マーク・エドウィン・ギアンパパ アメリカ合衆国10533−1240、ニューヨ ーク州アービントン、アパートメント ジイ・ティ−14、ノース・ブロードウェ イ 140 (72)発明者 ダグラス・ジェイ・ジョセフ アメリカ合衆国06812、コネチカット州 ニュー・フェアフィールド、リタ・ドラ イブ 54 (56)参考文献 特開 昭62−98841(JP,A) 特開 平3−50933(JP,A)
Claims (7)
- 【請求項1】各々が最初の電子データ信号及び最終電子
データ信号を含む少なくとも1個のメッセージ・パケッ
トの少なくとも一部を構成する複数の電子データ信号を
記憶すると同時にパケット・イン・メモリ信号を発生す
る先入れ先出し電子メモリであって、データ・ソース手
段から電子データ信号を受信するためのメッセージ・デ
ータ入力部及び電子データ信号を通信ネートワーク上に
送信するためのメッセージ・データ出力部を有し、記憶
中の電子データ信号が上記メッセージ・データ出力部に
おいて送信出力となる送信状態と、記憶中の電子データ
信号が上記メッセージ・データ出力部において無送信出
力となるアイドル状態とを有する上記電子メモリと、 上記メッセージ・データ出力部における電子データ信号
及び上記パケット・イン・メモリ信号に応答して、上記
メッセージ・パケットの最初の電子データ信号及び最終
電子データ信号の上記電子メモリからの各出力後に、そ
れぞれ、パケット送信中信号及びパケット無送信出力
(以下、非パケット送信中信号という)を生成するメッ
セージ・パケット送信中識別回路と、 上記データ手段への割込み要求に応答して発生された割
込み保留信号又は非割込み保留信号を受信するための割
込みステータス入力部、上記メッセージ・パケット送信
中識別回路からパケット送信中信号又は非パケット送信
中信号を受信するための送信ステータス入力部、上記電
子メモリからパケット・イン・メモリ信号又は非パケッ
ト・イン・メモリ信号を受信するためのメモリ内容ステ
ータス入力部、並びに、上記電子メモリへ状態制御信号
を送信するための出力部を有する状態制御装置と、 から成るメッセージ・パケット送信機において、 上記状態制御装置は、上記パケット・イン・メモリ信号
及び上記パケット送信中信号を、それぞれ、対応する上
記各ステータス入力部に受信した時、上記割込み要求の
到来にも拘わらず、上記状態制御信号により上記電子メ
モリを上記送信状態に維持し続けて上記メッセージ・パ
ケット送信機に完全なメッセージ・パケットの通信ネッ
トワークへの送信を続行させるように制御する一方、上
記非パケット送信中信号及び上記パケット・イン・メモ
リ信号又は上記割込み保留信号を、それぞれ、対応する
上記各ステータス入力部に受信した時、上記状態制御信
号により上記電子メモリを上記アイドル状態に維持して
上記割込み保留信号の存在の間上記メッセージ・パケッ
ト送信機にメッセージ・パケットの通信ネットワークへ
の送信を開始させないように制御する上記電子メモリを
送信状態及びアイドル状態に維持する機能と、 上記電子メモリが上記アイドル状態にある場合に、上記
パケット・イン・メモリ信号及び上記非割込み保留信号
又は上記パケット送信中信号を、それぞれ、対応する上
記各ステータス入力部に受信した時、上記状態制御信号
により上記電子メモリを上記アイドル状態から上記送信
状態に切り換える機能と、 を有するメッセージ・パケット送信機。 - 【請求項2】上記状態制御装置は、上記電子メモリが送
信状態にある場合に、非パケット送信中信号及び割込み
保留信号を、それぞれ、対応する各ステータス入力部に
受信する時、上記電子メモリを上記送信状態から上記ア
イドル状態に切り替える請求項1記載のメッセージ・パ
ケット送信機。 - 【請求項3】上記状態制御装置は、上記電子メモリが送
信状態にある場合に、非パケット送信中信号及び非割込
み保留信号を、それぞれ、対応する上記各ステータス入
力部に受信する時、上記電子メモリを上記送信状態から
上記アイドル状態に切り替える請求項1記載のメッセー
ジ・パケット送信機。 - 【請求項4】上記状態制御装置は、上記電子メモリが送
信状態にある場合に、非パケット・イン・メモリ信号ま
たは及び非パケット・イン・メモリ信号を、それぞれ、
対応する上記各ステータス入力部に受信する時、上記電
子メモリを上記アイドル状態に切り換える請求項1記載
のメッセージ・パケット送信機。 - 【請求項5】上記テータ・ソース手段は、上記電子メモ
リのメッセージ・データ入力部に対して一連の電子デー
タ信号を供給する第1状態及び供給しない第2状態を有
しており、 上記状態制御装置は、割込み保留信号及び非パケット送
信中信号を、それぞれ、対応する上記各ステータス入力
部に受信した時、上記データ・ソースを上記第1状態か
ら上記第2状態に切り替える請求項1記載のメッセージ
・パケット送信機。 - 【請求項6】上記状態制御装置は、パケット送信中信号
及び割込み保留信号を、それぞれ、対応する上記各ステ
ータス入力部に受信する時、上記第1状態にある上記デ
ータ・ソースをそのままの状態に維持する請求項5記載
のメッセージ・パケット送信機。 - 【請求項7】各メッセージ・パケットの最初の電子デー
タ信号がメッセージ・パケット内の電子データ信号数を
表す長さ信号を含み、 上記メッセージ・パケット送信中識別回路が、上記電子
メモリによりまだ出力されていない上記メッセージ・パ
ケット内の電子データ信号の数を表すパケット送信中信
号を生成するパケット送信中カウンタを含む請求項1記
載のメッセージ・パケット送信機。
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LAPS | Cancellation because of no payment of annual fees |