JPH06276231A - メッセージ・パケット送信機 - Google Patents

メッセージ・パケット送信機

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JPH06276231A
JPH06276231A JP1297594A JP1297594A JPH06276231A JP H06276231 A JPH06276231 A JP H06276231A JP 1297594 A JP1297594 A JP 1297594A JP 1297594 A JP1297594 A JP 1297594A JP H06276231 A JPH06276231 A JP H06276231A
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Abstract

(57)【要約】 【目的】 中断なしに、通信網上に電子データ信号のパ
ケットを送信するメッセージ・パケット送信機を提供す
る。 【構成】 先入れ先出し電子メモリが、そこに記憶され
る電子データ信号が出力される送信状態、及び記憶され
る電子データ信号が出力されないアイドル状態を有す
る。メッセージ・パケット送信中識別回路は、電子メモ
リがメッセージ・パケット内の最初の電子データ信号を
出力後に、パケット送信中信号を生成する。電子メモリ
がメッセージ・パケット内の最後の電子データ信号を出
力後、非パケット送信中信号が生成される。状態制御装
置は、電子メモリがメッセージ・パケットの少なくとも
一部を記憶する時、状態制御装置がパケット送信中信号
を受信する時、及び状態制御装置が割込み保留信号を受
信する時、電子メモリを送信状態に維持する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えば電子データ信号
のパケットを通信網に送信するための電子メッセージ・
パケット送信機に関する。
【０００２】
【従来の技術】パケット交換通信網では、メッセージ出
所からメッセージ宛先への経路が、送信される各メッセ
ージ・パケットに対応して、ネットワーク内で生成され
る。通信経路の各セグメント（通信網の近接するスイッ
チを接続する）は、セグメントへのパケット内の最初の
データ信号の送信によりオープンされる。各通信経路セ
グメントはセグメントの受信端において、パケット内の
最後のデータ信号の受信によりデバイスによってクロー
ズされる。１のメッセージ・パケットに対応して通信経
路の１のセグメントがオープンされると、他のメッセー
ジはその経路セグメント上を伝送不可能となる。
【０００３】通信網にメッセージ・パケット内のデータ
信号の一部分だけを送信後にメッセージ送信機が機能停
止状態になる時、ネットワーク上のデータ信号はネット
ワークを介し、メッセージ宛先に伝送され続け、それに
より追加の通信経路セグメントがオープンされる。しか
しながら、パケット内の最後のデータ信号がまだ通信網
上に送信されていないため、オープンされた経路セグメ
ントはいずれもクローズされない。その結果、メッセー
ジ・パケットによりオープンされた経路セグメントの数
が大きくなることがある。（例えばメッセージ・パケッ
ト内のデータ信号の数よりも大きくなる）。更に、メッ
セージ・パケットによりオープンされた経路セグメント
は他のメッセージによって使用できないため、通信網の
利用が極めて低下する。最悪の場合、２つまたはそれ以
上の部分的に送信されたメッセージ間でデッドロックが
生じ、それらの完全な伝送を阻止する結果となる。
【０００４】
【発明が解決しようとする課題】本発明の目的は、メッ
セージ・パケットの一部が通信網上に送信された後に、
機能停止することなく、完全なメッセージ・パケットを
送信する電子メッセージ送信機を提供することである。
【０００５】本発明の別の目的は、割込みが保留の間
に、通信網上にメッセージ・パケットを送信開始するこ
とのない電子メッセージ送信機を提供することである。
【０００６】
【課題を解決するための手段】本発明によるメッセージ
・パケット送信機は、少なくとも１個のメッセージ・パ
ケットの少なくとも一部を形成する複数の電子データ信
号を記憶するための先入れ先出し電子メモリを含む。各
メッセージ・パケットは最初の電子データ信号及び最後
の電子データ信号を含む。電子メモリは電子データ信号
を受信するためのメッセージ・データ入力、及び電子デ
ータ信号を出力するためのメッセージ・データ出力を有
する。電子メモリは記憶される電子データ信号がメッセ
ージ・データ出力に出力される送信状態、及び記憶され
る電子データ信号がメッセージ・データ出力に出力され
ないアイドル状態を有する。
【０００７】メッセージ・パケット送信中識別回路は、
電子メモリがメッセージ・パケット内の最初の電子デー
タ信号を出力後に、パケット送信中信号を生成する。パ
ケット送信中識別回路は、電子メモリがメッセージ・パ
ケット内の最後の電子データ信号を出力後に、非パケッ
ト送信信号を生成する。
【０００８】状態制御装置は割込み信号を受信する割込
み入力、及びパケット送信中信号を受信する送信ステー
タス入力を有する。状態制御装置は、電子メモリがメッ
セージ・パケットの少なくとも一部を記憶し、状態制御
装置の送信ステータス入力がパケット送信中信号を受信
し、状態制御装置の割込み入力が割込み保留信号を受信
する時、電子メモリを送信状態に維持する。
【０００９】先入れ先出し電子メモリは、例えば、先入
れ先出し電子メモリが少なくとも１個のメッセージ・パ
ケットの少なくとも一部を含む時、パケット・イン・メ
モリ信号を生成する。状態制御装置は、パケット・イン
・メモリ信号を受信するためのメモリ内容ステータス入
力を有する。
【００１０】本発明の一態様によれば、状態制御装置の
メモリ内容ステータス入力がパケット・イン・メモリ信
号を受信し、状態制御装置の送信ステータス入力がパケ
ット送信中信号を受信し、状態制御装置の割込み入力が
割込み保留信号を受信する時、状態制御装置は電子メモ
リをアイドル状態から送信状態に切り替える。
【００１１】好適には、状態制御装置は状態制御装置の
メモリ内容ステータス入力がパケット・イン・メモリ信
号を受信し、状態制御装置の送信ステータス入力がパケ
ット送信中信号を受信し、状態制御装置の割込み入力が
非割込み保留信号または割込み保留信号のいずれかを受
信する時、電子メモリを送信状態に維持する。
【００１２】本発明の別の態様によれば、状態制御装置
の送信ステータス入力が非パケット送信中信号を受信
し、状態制御装置の割込み入力が非割込み保留信号を受
信する時、状態制御装置は電子メモリを送信状態からア
イドル状態に切り替える。
【００１３】電子メモリがアイドル状態であり、状態制
御装置の送信ステータス入力が非パケット送信中信号を
受信し、状態制御装置の割込み入力が割込み保留信号を
受信する時、状態制御装置は好適には電子メモリをアイ
ドル状態に維持する。
【００１４】状態制御装置は、状態制御装置のメモリ内
容ステータスがパケット・イン・メモリ信号を受信し、
状態制御装置の割込み入力が非割込み保留信号を受信す
る時、好適には電子メモリをアイドル状態から送信状態
に切り替える。
【００１５】本発明によるメッセージ・パケット送信機
は更に、一連の電子データ信号を電子メモリのメッセー
ジ・データ入力に提供する第１状態を有するデータ・ソ
ースを含む。データ・ソースはまた、電子データ信号を
電子メモリのメッセージ・データ入力に提供しない第２
状態を有する。状態制御装置は、状態制御装置の割込み
入力が割込み保留信号を受信し、状態制御装置の送信ス
テータス入力が非パケット送信中信号を受信する時、デ
ータ・ソースを第１状態から第２状態に切り替える。
【００１６】データ・ソースが第１状態であり、状態制
御装置の送信ステータス入力がパケット送信中信号を受
信し、状態制御装置の割込み入力が割込み信号を受信す
る時、状態制御装置は好適にはデータ・ソースを第１状
態に維持する。
【００１７】本発明の別の態様によれば、各メッセージ
・パケット内の最初の電子データ信号は、メッセージ・
パケット内の電子データ信号の数を表す長さ信号を含
む。メッセージ・パケット送信中識別回路は、パケット
送信カウンタを含み、これは電子メモリにより出力され
たメッセージ・パケット内の電子データ信号の数を示す
パケット送信中信号を生成する。
【００１８】電子メモリがメッセージ・パケット内の最
初の電子データ信号を出力後、パケット送信中信号を生
成するメッセージ・パケット送信中識別回路を有するメ
ッセージ・パケット送信機を提供することにより、また
電子メモリがメッセージ・パケットの少なくとも一部を
記憶し、状態制御装置の送信ステータス入力がパケット
送信中信号を受信し、状態制御装置の割込み入力が割込
み保留信号を受信する時に、電子メモリを送信状態に維
持する状態制御装置を提供することにより、メッセージ
・パケットの一部が通信網上に送信された後に、メッセ
ージ・パケット送信機が機能停止を生じることなく、完
全なメッセージ・パケットを送信することが保証され
る。
【００１９】電子メモリがアイドル状態であり、状態制
御装置の送信ステータス入力が非パケット送信中信号を
受信し、状態制御装置の割込み入力が割込み保留信号を
受信する時、状態制御装置が電子メモリをアイドル状態
に維持するメッセージ・パケット送信機を提供すること
により、割込みが保留の間に、メッセージ・パケット送
信機が通信網上にメッセージの送信を開始しないことが
保証される。
【００２０】
【実施例】
【数１】 は、以降Ｘバーと記載する。
【００２１】図１は本発明によるメッセージ・パケット
送信機のブロック図を示す。メッセージ・パケット送信
機は、少なくとも１個のメッセージ・パケットの少なく
とも一部を形成する複数の電子データ信号を記憶する先
入れ先出し電子メモリ１０を含む。各メッセージ・パケ
ットは最初の電子データ信号及び最終電子データ信号を
含む。電子メモリ１０は電子データ信号を受信するため
のメッセージ・データ入力１２を有する。電子メモリ１
０はまた電子データ信号を出力するためのメッセージ・
データ出力１４を有する。
【００２２】電子メモリ１０は、記憶される電子データ
信号がメッセージ・データ出力１４に出力される送信状
態を有する。電子メモリ１０はまた、記憶される電子デ
ータ信号がメッセージ・データ出力１４に出力されない
アイドル状態を有する。
【００２３】メッセージ・パケット送信機は更に、メッ
セージ・パケット送信中識別回路１６を含む。メッセー
ジ・パケット送信中識別回路１６は、電子メモリ１０が
メッセージ・パケット内の最初の電子データ信号を出力
した後、パケット送信中信号を生成する。パケット送信
中識別回路１６はまた、電子メモリ１０がメッセージ・
パケット内の最後の電子データ信号を出力後、非パケッ
ト送信中信号を生成する。
【００２４】本発明によるメッセージ・パケット送信機
は状態制御装置１８を含む。状態制御装置１８は割込み
保留信号を受信する割込み入力２０を有する。状態制御
装置１８は更にパケット送信中信号を受信する送信ステ
ータス入力２２を有する。状態制御装置１８は電子メモ
リ１０がメッセージ・パケットの少なくとも一部を記憶
し、状態制御装置１８の送信ステータス入力２２がパケ
ット送信中信号を受信し、状態制御装置１８の割込み入
力２０が割込み保留信号を受信する時、電子メモリ１０
を送信状態に維持する。
【００２５】例えば、先入れ先出し電子メモリ１０は、
先入れ先出し電子メモリ１０が少なくとも１個のメッセ
ージ・パケットの少なくとも一部を含む時、パケット・
イン・メモリ信号を生成する。状態制御装置１８はパケ
ット・イン・メモリ信号を受信するためのメモリ内容ス
テータス入力２４を有する。
【００２６】図２は先入れ先出し電子メモリ１０の例の
ブロック図を示す。電子メモリ１０は、メッセージ・デ
ータ入力１２及びメッセージ・データ出力１４に接続さ
れるメモリ・セル配列２６を含む。メモリ・セル配列２
６はアドレス入力２８を有し、アドレス・デコーダ及び
比較器３０からアドレスを受信する。
【００２７】アドレス・デコーダ及び比較器３０は書込
みアドレス・カウンタ３２から書込みアドレスを受信
し、読出しアドレス・カウンタ３４から読出しアドレス
を受信する。メモリ・セル配列２６が単一ポート配列の
場合、読出し及び書込みアドレスは、アドレス・デコー
ダ及び比較器３０に同時に１つのアドレスを提供するた
めに、時間的にマルチプレクスされる。メモリ・セル配
列２６がデュアル・ポート配列の場合、読出し及び書込
みアドレスが同時に供給され、メッセージ・データが出
力されるのと同時にメッセージ・データが入力される。
【００２８】書込みアドレス・カウンタ３２及び読出し
アドレス・カウンタ３４は、各々、進行（advance ）入
力３６及び３８をそれぞれ有する。メモリ・セル配列２
６がエンプティの場合、カウンタ３２及び３４の両者は
メモリ・セル配列内の同一アドレスを差す。メッセージ
・データ信号がメッセージ・データ入力１２に現れ、書
込み許可信号が進行入力３６に現れると、メッセージ・
データ信号がメモリ・セル配列２６内の、書込みアドレ
ス・カウンタ３２により識別されるロケーションに記憶
され、書込みアドレス・カウンタ３２が次にメモリ・セ
ル配列２６内の次のメモリ・ロケーションのアドレスに
更新される。
【００２９】状態制御信号が読出しアドレス・カウンタ
３４の進行入力３８に現れると、メモリ・セル配列２６
内の読出しアドレス・カウンタ３４の内容により識別さ
れるロケーションに記憶されるメッセージ・データが、
メッセージ・データ出力１４上に出力され、書込み許可
信号が書込み許可線４０上に出力され、読出しアドレス
・カウンタ３４がメモリ・セル配列２６内の次のメモリ
・ロケーションを差すように更新される。
【００３０】アドレス・デコーダ及び比較器３０は、書
込みアドレス・カウンタ３２からの書込みアドレスを、
読出しアドレス・カウンタ３４からの読出しアドレスと
比較し、先入れ先出しメモリ１０が少なくとも１個のメ
ッセージ・パケットの少なくとも一部を含む時、パケッ
ト・イン・メモリ信号を生成する。パケット・イン・メ
モリ信号は遅延ラッチ４２によりラッチされる。遅延を
補償するために、アドレス・デコーダ及び比較器は、読
出しアドレスが書込みアドレスの１メモリ・ロケーショ
ン以内で進むと、非パケット・イン・メモリ信号を生成
する。書込みアドレス・カウンタ３２及び読出しアドレ
ス・カウンタ３４は、カウント・アップまたはカウント
・ダウンのいずれかにより更新される。
【００３１】図３は図１の状態制御装置１８の状態図の
例を示す。この例では、状態制御装置１８は先入れ先出
し電子メモリ１０の送信状態に対応する送信状態４４、
及び先入れ先出し電子メモリ１０のアイドル状態に対応
するアイドル状態４６を有する。図３に示されるよう
に、状態制御装置は、状態制御装置１８のメモリ内容ス
テータス入力２４がパケット・イン・メモリ信号を受信
し、状態制御装置１８の送信ステータス入力２２がパケ
ット送信中信号を受信し、状態制御装置１８の割込み入
力２０が割込み保留信号を受信する時、電子メモリをア
イドル状態４６から送信状態４４に切り替える。
【００３２】状態制御装置１８は、状態制御装置１８の
メモリ内容ステータス入力２４がパケット・イン・メモ
リ信号を受信し、状態制御装置１８の送信ステータス入
力２２がパケット送信中信号を受信し、状態制御装置１
８の割込み入力が割込み保留信号または非割込み保留信
号のいずれかを受信する時、電子メモリ１０を送信状態
に維持する。
【００３３】図３から更に、状態制御装置１８は、状態
制御装置１８の送信ステータス入力２２が非パケット送
信中信号を受信し、状態制御装置１８の割込み入力２０
が割込み保留信号または非割込み保留信号のいずれかを
受信する時、電子メモリ１０を送信状態４４からアイド
ル状態４６に切り替えることがわかる。
【００３４】電子メモリ１０がアイドル状態で、状態制
御装置１８の送信ステータス入力２２が非パケット送信
中信号を受信し、状態制御装置１８の割込み入力２０が
割込み保留信号を受信する時、状態制御装置１８は電子
メモリをアイドル状態４６に維持する。
【００３５】状態制御装置１８はまた、状態制御装置１
８のメモリ内容ステータス入力２４がパケット・イン・
メモリ信号を受信し、状態制御装置１８の割込み入力２
０が非割込み保留信号を受信する時、電子メモリ１０を
アイドル状態４６から送信状態４４に切り替える。
【００３６】図４は図３の状態図に示される状態及び遷
移を有する状態制御装置１８の例のブロック図を示す。
図４に示されるように、状態制御装置は状態制御信号出
力４８、及び割込み禁止信号出力５０を有する。パケッ
ト送信中信号ＰＩＴ＝１がＮＯＲゲート５６の一方の入
力に供給され、反転割込み禁止信号Ｑ＝０がＮＯＲゲー
ト５６の他の入力に供給される時、遅延ラッチ５２、Ｏ
Ｒゲート５４、及びＮＯＲゲート５６を介し、割込み禁
止信号Ｑバー（Ｑの反転）＝１が出力５０に生成され
る。非パケット送信中信号ＰＩＴ＝０がＮＯＲゲート５
６に供給されている時だけ、割込み禁止信号はＱバー＝
１からＱバー＝０（割込み許可）に切り替わる。
【００３７】非割込み禁止信号Ｑバー＝０が出力５０に
出力される時、割込み保留ＩＰ＝１がＯＲゲート６０の
一方の入力に現れるか、非パケット・イン・メモリ信号
ＰＩＭ＝０がインバータ６２に現れなければ、非割込み
禁止信号はＱバー＝０を維持する。しかしながら、割込
み禁止信号Ｑバー＝１が出力５０に現れる時、割込み保
留信号ＩＰ＝１がＯＲゲート６０の一方の入力に現れて
も、或いは非パケット・イン・メモリ信号ＰＩＭ＝０が
インバータ６２に現れても、ＡＮＤゲート５８の入力に
おける反転割込み禁止信号Ｑ＝０がＱバー＝１を維持す
る。
【００３８】出力４８の状態制御信号は、反転割込み禁
止信号Ｑ＝０がＮＯＲゲート６４の一方の入力に現れ、
反転パケット・イン・メモリ信号バーＰＩＭ＝０がＮＯ
Ｒゲート６４の他入力に現れる時だけ、送信状態を示
す"１"の値を有する。出力４８の状態制御信号が送信状
態を示す値"１"を有する時、図２の電子メモリ１０の読
出しアドレス・カウンタ３８が各読出しサイクルで更新
され、書込み許可信号が電子メモリ１０の書込み許可線
４０に供給される。
【００３９】図５はメッセージ・パケット送信中識別回
路１６の例のブロック図を示す。メッセージ・パケット
送信中識別回路１６はパケット送信中カウンタ６６を含
み、これはデータ入力６８、８ビット・カウント出力７
０、ロード許可入力７２、及び減分許可入力７４を含
む。電子メモリ１０から出力される各メッセージ・デー
タ信号は、パケット送信中カウンタ６６のデータ入力６
８上にも現れる。 "ワン・ショット"回路７５は、割込
み禁止信号が"ワン・ショット" 回路７５の入力におい
て"０"から"１"に変化する時だけ、１サイクルのロード
信号をパケット送信中カウンタ６６のロード許可入力７
２に供給する。従って、"ワン・ショット"７５によるロ
ード信号の生成は、メモリ１０からの新たなメッセージ
・パケットの第１のデータ信号の出力と同時に発生す
る。各メッセージ・パケット内の第１の電子データ信号
に、メッセージ・パケットの長さに等しい値を提供する
ことにより、パケット送信中カウンタ６６にパケット長
に等しい初期カウントがロードされる。
【００４０】その後、パケット・イン・メモリ信号ＰＩ
Ｍ＝１がパケット送信中カウンタ６６の減分許可入力７
４に現れる各サイクルの間、カウントは１だけ減算され
る。ＯＲゲート７６はカウンタ６６内の値がゼロでない
限り、パケット送信中信号ＰＩＴ＝１を生成する。
【００４１】図６は図５の"ワン・ショット"回路７６の
例のブロック図である。図示のように、遅延ラッチ８
０、ＡＮＤゲート８２及びインバータ８４は、現行サイ
クルにおける"ワン・ショット"回路の入力が"１"であ
り、直前のサイクルにおける "ワン・ショット"回路の
入力が"ゼロ"の時に限り、"ワン・ショット"回路が"１"
を出力することを保証する。
【００４２】図７は図１の状態制御装置１８の別の例の
ブロック図を示す。図７に示される状態制御装置はＡＮ
Ｄゲート５８を除き、図４に示される状態制御装置と同
じである。非フル・パケット・イン・メモリ信号がＡＮ
Ｄゲート５８の第３の入力に供給される。（メモリ１０
から部分的に送信されるメッセージ・パケット及びメモ
リ１０により部分的に受信されるメッセージ・パケット
に加え、）電子メモリ１０内にフル・メッセージ・パケ
ットが存在する時、ＯＲゲート６０の入力における割込
み保留信号は、割込み禁止信号がＱバー＝０からＱバー
＝１に切り替わることを阻止しない。従って、状態制御
装置がアイドル状態４６から送信状態４４に切り替わる
ことを阻止しない。
【００４３】図８は図７の状態制御装置における非フル
・パケット・イン・メモリ信号を生成する回路例のブロ
ック図を示す。アップ／ダウン・カウンタ８８は、電子
メモリ１０に記憶されるフル・メッセージ・パケットの
数に等しい値を有する。ＮＯＲゲート９０は、カウンタ
８８の値がゼロの時、非フル・パケット・イン・メモリ
を表す"１"信号を出力する。例えば、アップ／ダウン・
カウンタ８８は４ビット・カウンタである。
【００４４】メッセージ・パケットの第１のデータ信号
が電子メモリ１０から読出される度に、状態制御装置１
８の割込み禁止信号（図４及び図７）が"０"から"１"に
変化する。割込み禁止信号を"ワン・ショット"回路９２
の入力に供給することにより、減分信号がアップ／ダウ
ン・カウンタ８８の減分入力に供給され、カウントが１
減算される。
【００４５】新たなメッセージ・パケットの第１のデー
タ信号がデータ・ソースから電子メモリ１０に入力さ
れ、データ・ソースが書込み許可信号を提供する時、 "
パケット長を表す" 第１のデータ信号の値がダウン・カ
ウンタ９４に書込まれる。当初、ダウン・カウンタ９４
はゼロ値を有する。データ・ソースが書込み許可信号を
供給する時、ダウン・カウンタ９４はメッセージ・パケ
ットの第１のデータ信号がダウン・カウンタ９４のデー
タ入力に現れるのと同時に、ＮＯＲゲート９６及びＡＮ
Ｄゲート９８を介し、ロードを許可される。
【００４６】その後、ダウン・カウンタ９４のカウント
値がゼロでない時、ＮＯＲゲート９６及びＡＮＤゲート
１００は、データ・ソースが書込み許可信号を供給する
各サイクルにおいて、ダウン・カウンタ９４を減分す
る。全メッセージ・パケットが電子メモリ１０にロード
されると、ダウン・カウンタ９４のカウントが"１"か
ら"０"に変化し、ＮＯＲゲート９６の出力が"０"から"
１"に変化し、 "ワン・ショット"回路１０２がアップ／
ダウン・カウンタ８８を１増分する。
【００４７】図１に戻り、メッセージ・パケット送信機
は更に割込み論理回路１０４及びデータ・ソース１０６
を含む。データ・ソースは一連の電子データ信号を電子
メモリのメッセージ・データ入力に供給する第１状態を
有する。データ・ソースはまた、電子データ信号を電子
メモリのメッセージ・データ入力に供給しない第２状態
を有する。割込み論理回路１０４により、状態制御装置
１８は、状態制御装置１８の割込み入力２０が割込み保
留信号を受信し、状態制御装置１８の送信ステータス入
力２２が非パケット送信中信号を受信する時、データ・
ソース１０６を第１状態から第２状態に切り替える。
【００４８】状態制御装置１８はデータ・ソース１０６
が第１状態であり、状態制御装置の送信ステータス入力
２２がパケット送信中信号を受信し、状態制御装置１８
の割込み入力２０が割込み信号を受信する時、データ・
ソース１０６を第１状態に維持する。
【００４９】データ・ソース１０６は例えば、データ信
号を選択アドレスに書込むマイクロプロセッサである。
【００５０】図９は図１の割込み論理回路１０４の例の
ブロック図を示す。割込み禁止信号または非フル・パケ
ット・イン・メモリ信号のいずれか若しくは両者が値"
０"を有する時、割込み論理回路１０４の入力に供給さ
れる割込み信号が、遅延ラッチ１０８、ＡＮＤゲート１
１０及びＮＡＮＤゲート１１２を介し、割込み論理回路
１０４の出力からデータ・ソース１０６に供給される。
デコーダ１１４は、割込み信号が割込み論理回路１０４
の入力に現れる時、割込み保留信号を生成する。
【００５１】図９の割込み論理回路１０４を図７の拡張
状態制御装置と組合わせることにより、メッセージ・パ
ケットが電子メモリ１０から送信される間に、電子メモ
リ１０内に現在電子メモリ１０から送信されているメッ
セージ・パケットに加えて、少なくとも１個のフル・メ
ッセージ・パケットが記憶される限り、割込みがデータ
・ソース１０６に転送される。
【００５２】以上述べた発明には以下の態様がある。
【００５３】（１）各々が最初の電子データ信号と最終
電子データ信号を含む、少なくとも１個のメッセージ・
パケットの、少なくとも一部を形成する複数の電子デー
タ信号を記憶する先入れ先出し電子メモリであって、電
子データ信号を受信するメッセージ・データ入力及び電
子データ信号を出力するメッセージ・データ出力を有
し、記憶されている電子データ信号をメッセージ・デー
タ出力に出力する送信状態と、記憶されている電子デー
タ信号をメッセージ・データ出力に出力しないアイドル
状態とを有する上記電子メモリと、上記電子メモリがメ
ッセージ・パケット内の最初の電子データ信号を出力後
に、パケット送信中を生成し、上記電子メモリがメッセ
ージ・パケット内の最終電子データ信号を出力後に、非
パケット送信中信号を生成するメッセージ・パケット送
信中識別回路と、割込み保留信号を受信する割込み入
力、及びパケット送信中信号を受信する送信ステータス
入力を有する状態制御装置であって、上記電子メモリが
メッセージ・パケットの少なくとも一部を記憶し、上記
状態制御装置の送信ステータス入力がパケット送信中信
号を受信し、上記状態制御装置の割込み入力が割込み保
留信号を受信する時、上記電子メモリを送信状態に維持
する上記状態制御装置とを含むメッセージ・パケット送
信機。
【００５４】（２）先入れ先出し電子メモリが少なくと
も１個のメッセージ・パケットの少なくとも一部を含む
時、先入れ先出し電子メモリがパケット・イン・メモリ
信号を生成し、状態制御装置がパケット・イン・メモリ
信号を受信するためのメモリ内容ステータス入力を有す
る（１）記載のメッセージ・パケット送信機。
【００５５】（３）状態制御装置のメモリ内容ステータ
ス入力がパケット・イン・メモリ信号を受信し、状態制
御装置の送信ステータス入力がパケット送信中信号を受
信し、状態制御装置の割込み入力が割込み保留信号を受
信する時、状態制御装置が電子メモリをアイドル状態か
ら送信状態に切り替える（２）記載のメッセージ・パケ
ット送信機。
【００５６】（４）状態制御装置のメモリ内容ステータ
ス入力がパケット・イン・メモリ信号を受信し、状態制
御装置の送信ステータス入力がパケット送信中信号を受
信し、状態制御装置の割込み入力が非割込み保留信号を
受信する時、状態制御装置が電子メモリを送信状態に維
持する（３）記載のメッセージ・パケット送信機。
【００５７】（５）状態制御装置の送信ステータス入力
が非パケット送信中信号を受信し、状態制御装置の割込
み入力が割込み保留信号を受信する時、状態制御装置が
電子メモリを送信状態からアイドル状態に切り替える
（４）記載のメッセージ・パケット送信機。
【００５８】（６）状態制御装置の送信ステータス入力
が非パケット送信中信号を受信し、状態制御装置の割込
み入力が非割込み保留信号を受信する時、状態制御装置
が電子メモリを送信状態からアイドル状態に切り替える
（５）記載のメッセージ・パケット送信機。
【００５９】（７）電子メモリがアイドル状態であり、
状態制御装置の送信ステータス入力が非パケット送信中
信号を受信し、状態制御装置の割込み入力が割込み保留
信号を受信する時、状態制御装置が電子メモリをアイド
ル状態に維持する（６）記載のメッセージ・パケット送
信機。
【００６０】（８）状態制御装置のメモリ内容ステータ
ス入力がパケット・イン・メモリ信号を受信し、状態制
御装置の割込み入力が非割込み保留信号を受信する時、
状態制御装置が電子メモリをアイドル状態から送信状態
に切り替える（７）記載のメッセージ・パケット送信
機。
【００６１】（９）一連の電子データ信号を電子メモリ
のメッセージ・データ入力に提供する第１状態、及び電
子データ信号を電子メモリのメッセージ・データ入力に
提供しない第２状態を有するデータ・ソースを含み、状
態制御装置の割込み入力が割込み保留信号を受信し、状
態制御装置の送信ステータス入力が非パケット送信中信
号を受信する時、状態制御装置がデータ・ソースを第１
状態から第２状態に切り替える（８）記載のメッセージ
・パケット送信機。
【００６２】（１０）データ・ソースが第１状態であ
り、状態制御装置の送信ステータス入力がパケット送信
中信号を受信し、状態制御装置の割込み入力が割込み保
留信号を受信する時、状態制御装置がデータ・ソースを
第１状態に維持する（９）記載のメッセージ・パケット
送信機。
【００６３】（１１）各メッセージ・パケット内の最初
の電子データ信号がメッセージ・パケット内の電子デー
タ信号数を表す長さ信号を含み、メッセージ・パケット
送信中識別回路が、電子メモリによりまだ出力されてい
ないメッセージ・パケット内の電子データ信号の数を表
すパケット送信中信号を生成するパケット送信中カウン
タを含む（１０）記載のメッセージ・パケット送信機。
【００６４】
【発明の効果】以上説明したように、本発明によれば、
中断なしに通信網上に電子データ信号のパケットを送信
可能なメッセージ・パケット送信機が提供される。
【図面の簡単な説明】
【図１】本発明によるメッセージ・パケット送信機例の
ブロック図である。
【図２】図１のメッセージ・パケット送信機内で使用さ
れる先入れ先出し電子メモリ例のブロック図である。
【図３】図１のメッセージ・パケット送信機の状態制御
装置の状態図の例を示す図である。
【図４】図１の状態制御装置例のブロック図である。
【図５】図１のメッセージ・パケット送信機のメッセー
ジ・パケット送信中識別回路例のブロック図である。
【図６】図５のメッセージ・パケット送信中識別回路
の"ワン・ショット"回路例のブロック図である。
【図７】図１のメッセージ・パケット送信機の状態制御
装置の別の例のブロック図である。
【図８】図７の状態制御装置の非フル・パケット・イン
・メモリ信号を生成する回路例のブロック図である。
【図９】図１のメッセージ・パケット送信機の割込み論
理回路例のブロック図である。
【符号の説明】 １０ 先入れ先出し電子メモリ １６ メッセージ・パケット送信中識別回路 １８ 状態制御装置 ２０ 割込み入力 ２２ 送信ステータス入力 ２４ メモリ内容ステータス入力 ２６ メモリ・セル配列 ３０ アドレス・デコーダ及び比較器 ３２ 書込みアドレス・カウンタ ３４ 読出しアドレス・カウンタ ４０ 書込み許可線 ４２、５２、８０、１０８ 遅延ラッチ ７２ ロード許可入力 ７４ 減分許可入力 ７５ "ワン・ショット"回路
フロントページの続き (72)発明者 マーク・エドウィン・ギアンパパ アメリカ合衆国10533−1240、ニューヨー ク州アービントン、アパートメント ジ イ・ティ−14、ノース・ブロードウェイ 140 (72)発明者 ダグラス・ジェイ・ジョセフ アメリカ合衆国06812、コネチカット州ニ ュー・フェアフィールド、リタ・ドライブ 54

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】各々が最初の電子データ信号と最終電子デ
    ータ信号を含む、少なくとも１個のメッセージ・パケッ
    トの、少なくとも一部を形成する複数の電子データ信号
    を記憶する先入れ先出し電子メモリであって、 電子データ信号を受信するメッセージ・データ入力及び
    電子データ信号を出力するメッセージ・データ出力を有
    し、記憶されている電子データ信号を上記メッセージ・
    データ出力に出力する送信状態と、記憶されている電子
    データ信号を上記メッセージ・データ出力に出力しない
    アイドル状態とを有する上記電子メモリと、 上記電子メモリが上記メッセージ・パケット内の最初の
    電子データ信号を出力後に、パケット送信中を生成し、
    上記電子メモリが上記メッセージ・パケット内の最終電
    子データ信号を出力後に、非パケット送信中信号を生成
    するメッセージ・パケット送信中識別回路と、 割込み保留信号を受信する割込み入力、及びパケット送
    信中信号を受信する送信ステータス入力を有する状態制
    御装置であって、上記電子メモリが上記メッセージ・パ
    ケットの少なくとも一部を記憶し、上記状態制御装置の
    送信ステータス入力が上記パケット送信中信号を受信
    し、上記状態制御装置の割込み入力が上記割込み保留信
    号を受信する時、上記電子メモリを上記送信状態に維持
    する上記状態制御装置と、 を含むメッセージ・パケット送信機。
  2. 【請求項２】上記先入れ先出し電子メモリが少なくとも
    １個のメッセージ・パケットの少なくとも一部を含む
    時、上記先入れ先出し電子メモリがパケット・イン・メ
    モリ信号を生成し、 上記状態制御装置がパケット・イン・メモリ信号を受信
    するためのメモリ内容ステータス入力を有する、 請求項１記載のメッセージ・パケット送信機。
  3. 【請求項３】上記状態制御装置のメモリ内容ステータス
    入力がパケット・イン・メモリ信号を受信し、上記状態
    制御装置の送信ステータス入力がパケット送信中信号を
    受信し、上記状態制御装置の割込み入力が割込み保留信
    号を受信する時、上記状態制御装置が上記電子メモリを
    上記アイドル状態から上記送信状態に切り替える、請求
    項２記載のメッセージ・パケット送信機。
  4. 【請求項４】上記状態制御装置のメモリ内容ステータス
    入力がパケット・イン・メモリ信号を受信し、上記状態
    制御装置の送信ステータス入力がパケット送信中信号を
    受信し、上記状態制御装置の割込み入力が非割込み保留
    信号を受信する時、上記状態制御装置が上記電子メモリ
    を上記送信状態に維持する、請求項３記載のメッセージ
    ・パケット送信機。
  5. 【請求項５】上記状態制御装置の送信ステータス入力が
    非パケット送信中信号を受信し、上記状態制御装置の割
    込み入力が割込み保留信号を受信する時、上記状態制御
    装置が上記電子メモリを上記送信状態から上記アイドル
    状態に切り替える、請求項４記載のメッセージ・パケッ
    ト送信機。
  6. 【請求項６】上記状態制御装置の送信ステータス入力が
    非パケット送信中信号を受信し、上記状態制御装置の割
    込み入力が非割込み保留信号を受信する時、上記状態制
    御装置が上記電子メモリを上記送信状態から上記アイド
    ル状態に切り替える、請求項５記載のメッセージ・パケ
    ット送信機。
  7. 【請求項７】上記電子メモリが上記アイドル状態であ
    り、上記状態制御装置の送信ステータス入力が非パケッ
    ト送信中信号を受信し、上記状態制御装置の割込み入力
    が割込み保留信号を受信する時、上記状態制御装置が上
    記電子メモリを上記アイドル状態に維持する、請求項６
    記載のメッセージ・パケット送信機。
  8. 【請求項８】上記状態制御装置のメモリ内容ステータス
    入力がパケット・イン・メモリ信号を受信し、上記状態
    制御装置の割込み入力が非割込み保留信号を受信する
    時、上記状態制御装置が上記電子メモリを上記アイドル
    状態から上記送信状態に切り替える、請求項７記載のメ
    ッセージ・パケット送信機。
  9. 【請求項９】一連の電子データ信号を上記電子メモリの
    メッセージ・データ入力に提供する第１状態、及び電子
    データ信号を上記電子メモリのメッセージ・データ入力
    に提供しない第２状態を有するデータ・ソースを更に含
    み、 上記状態制御装置の割込み入力が割込み保留信号を受信
    し、上記状態制御装置の送信ステータス入力が非パケッ
    ト送信中信号を受信する時、上記状態制御装置が上記デ
    ータ・ソースを上記第１状態から上記第２状態に切り替
    える、請求項８記載のメッセージ・パケット送信機。
  10. 【請求項１０】上記データ・ソースが上記第１状態であ
    り、上記状態制御装置の送信ステータス入力がパケット
    送信中信号を受信し、上記状態制御装置の割込み入力が
    割込み保留信号を受信する時、上記状態制御装置が上記
    データ・ソースを上記第１状態に維持する、請求項９記
    載のメッセージ・パケット送信機。
  11. 【請求項１１】各メッセージ・パケット内の最初の電子
    データ信号がメッセージ・パケット内の電子データ信号
    数を表す長さ信号を含み、 上記メッセージ・パケット送信中識別回路が、上記電子
    メモリによりまだ出力されていない上記メッセージ・パ
    ケット内の電子データ信号の数を表すパケット送信中信
    号を生成するパケット送信中カウンタを含む、 請求項１０記載のメッセージ・パケット送信機。
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