JP2691145B2 - セラミック基板構造体 - Google Patents
セラミック基板構造体Info
- Publication number
- JP2691145B2 JP2691145B2 JP7075388A JP7538895A JP2691145B2 JP 2691145 B2 JP2691145 B2 JP 2691145B2 JP 7075388 A JP7075388 A JP 7075388A JP 7538895 A JP7538895 A JP 7538895A JP 2691145 B2 JP2691145 B2 JP 2691145B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- ceramic substrate
- brazing
- pad
- substrate structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09736—Varying thickness of a single conductor; Conductors in the same plane having different thicknesses
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/098—Special shape of the cross-section of conductors, e.g. very thick plated conductors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Coupling Device And Connection With Printed Circuit (AREA)
- Structure Of Printed Boards (AREA)
- Multi-Conductor Connections (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般にはマイクロ電子
デバイスパッケージに関し、特にこのようなパッケージ
ングに用いられるセラミック基板パッドへのピン接続の
形成に関する。
デバイスパッケージに関し、特にこのようなパッケージ
ングに用いられるセラミック基板パッドへのピン接続の
形成に関する。
【０００２】
【従来の技術】マイクロ電子半導体回路チップのパッケ
ージングにおいて通常用いられるガラスセラミック基板
は、どちらかというと低い強度と破壊靱性を有してい
る。多層薄膜構造（パッド）は、そのようなガラスセラ
ミック基板上に形成されており、基板内に含まれる回路
ポイントと、基板上にマウントされた半導体回路チップ
の回路ポイントとの間だけでなくパッケージングの次の
レベルの入出力ピンとの間にも電気的相互接続を与え
る。ピンはパッドにろう付けされる。この典型的な構造
配置は、米国特許第４８３５５９３号明細書に示されて
いる。
ージングにおいて通常用いられるガラスセラミック基板
は、どちらかというと低い強度と破壊靱性を有してい
る。多層薄膜構造（パッド）は、そのようなガラスセラ
ミック基板上に形成されており、基板内に含まれる回路
ポイントと、基板上にマウントされた半導体回路チップ
の回路ポイントとの間だけでなくパッケージングの次の
レベルの入出力ピンとの間にも電気的相互接続を与え
る。ピンはパッドにろう付けされる。この典型的な構造
配置は、米国特許第４８３５５９３号明細書に示されて
いる。
【０００３】基板のガラスセラミック材の固有の脆弱性
のために、基板パッドへの前述したピンのろう付けによ
って生じた応力によって特に引き起こされるガラスセラ
ミック・クラックの問題がある。そのようなクラックを
減らすための１つの既知の技術は、米国特許第４６７２
７３９号明細書に開示されている。この米国特許によれ
ば、応力は、パッドとピンとの間のろう付けされた接合
部から部分的に発生し、下層セラミック基板の方向に向
かっている。応力は、パッドのエッジ周辺が最も大き
い。応力が十分なレベルに達すると、パッド下のセラミ
ックは、破壊し、ピンとパッドを基板から機械的に引き
離す。パッドエッジ付近の応力を減らすために、前記米
国特許第４６７２７３９号は、各パッドの周囲を覆う誘
電体層ダムを設け、ピンを囲むパッドの中央部分にろう
付け液を閉じ込めることにより、ろう付け液が周辺と接
触するのを防ぐ。また、この米国特許は、各全パッド表
面領域は多くの小さな濡れ性表面領域に分割されてお
り、各小領域は周囲に非濡れ性領域を有し、ろう付け合
金は非濡れ性領域に取り囲まれた各濡れ性領域にのみ付
着される従来の応力減少技術に言及している。しかし、
全ての小さなろう付けポイントによって占められた全有
効断面積は、パッド全体の有効断面積よりも著しく小さ
い。それゆえ、全部のパッドと基板との間の接合の強度
と電気抵抗は、悪影響を受ける。また、後者の技術は、
Ｒ．Ｗ．Ｎｏｒｔｈの“ＳｏｌｄｅｒＢｏｎｄ”ＩＢＭ
Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌ
ｌｅｔｉｎ，ｖｏｌ．１７，Ｎｏ．８，Ｊａｎｕａｒｙ
１９７５，ｐａｇｅ２２１４に、ハンダ接合と関連し
て述べられている。
のために、基板パッドへの前述したピンのろう付けによ
って生じた応力によって特に引き起こされるガラスセラ
ミック・クラックの問題がある。そのようなクラックを
減らすための１つの既知の技術は、米国特許第４６７２
７３９号明細書に開示されている。この米国特許によれ
ば、応力は、パッドとピンとの間のろう付けされた接合
部から部分的に発生し、下層セラミック基板の方向に向
かっている。応力は、パッドのエッジ周辺が最も大き
い。応力が十分なレベルに達すると、パッド下のセラミ
ックは、破壊し、ピンとパッドを基板から機械的に引き
離す。パッドエッジ付近の応力を減らすために、前記米
国特許第４６７２７３９号は、各パッドの周囲を覆う誘
電体層ダムを設け、ピンを囲むパッドの中央部分にろう
付け液を閉じ込めることにより、ろう付け液が周辺と接
触するのを防ぐ。また、この米国特許は、各全パッド表
面領域は多くの小さな濡れ性表面領域に分割されてお
り、各小領域は周囲に非濡れ性領域を有し、ろう付け合
金は非濡れ性領域に取り囲まれた各濡れ性領域にのみ付
着される従来の応力減少技術に言及している。しかし、
全ての小さなろう付けポイントによって占められた全有
効断面積は、パッド全体の有効断面積よりも著しく小さ
い。それゆえ、全部のパッドと基板との間の接合の強度
と電気抵抗は、悪影響を受ける。また、後者の技術は、
Ｒ．Ｗ．Ｎｏｒｔｈの“ＳｏｌｄｅｒＢｏｎｄ”ＩＢＭ
Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌ
ｌｅｔｉｎ，ｖｏｌ．１７，Ｎｏ．８，Ｊａｎｕａｒｙ
１９７５，ｐａｇｅ２２１４に、ハンダ接合と関連し
て述べられている。
【０００４】
【発明が解決しようとする課題】本発明の目的は、ろう
付け接合の最大有効断面積を維持しながら、ピン・パッ
ド間ろう付け接続における応力を減じる手段を提供する
ことにある。
付け接合の最大有効断面積を維持しながら、ピン・パッ
ド間ろう付け接続における応力を減じる手段を提供する
ことにある。
【０００５】本発明の他の目的は、低い応力と高い強度
と高い導電率とを特徴とするピン・パッド間のろう付け
接続を提供することにある。
と高い導電率とを特徴とするピン・パッド間のろう付け
接続を提供することにある。
【０００６】本発明の更に他の目的は、誘電体層ろう付
けダムを用いることなく、ろう付けされたパッドの周囲
に制限された非濡れ領域を提供することにある。
けダムを用いることなく、ろう付けされたパッドの周囲
に制限された非濡れ領域を提供することにある。
【０００７】
【課題を解決するための手段】本発明のこれらの及び他
の目的は、セラミック基板のパッドの上段にそれより下
の段より小さな寸法の層をステップ状に設けることによ
って達成される。小さな寸法の上段の付着している面の
周囲に沿って形成された縁領域は、酸化される材料で構
成されており、縁領域によって囲まれた一段高い中央領
域は、酸化されない領域で構成されている。酸化されな
い領域のみが、パッドにピンを付けるためにろう付け合
金によって濡れる。
の目的は、セラミック基板のパッドの上段にそれより下
の段より小さな寸法の層をステップ状に設けることによ
って達成される。小さな寸法の上段の付着している面の
周囲に沿って形成された縁領域は、酸化される材料で構
成されており、縁領域によって囲まれた一段高い中央領
域は、酸化されない領域で構成されている。酸化されな
い領域のみが、パッドにピンを付けるためにろう付け合
金によって濡れる。
【０００８】パッドは、垂直に連続して、セラミック基
板に接するボンディング層（例えばクロム）、応力伝達
を弱めるような軟金属の中間層（例えば金）、ろう付け
バリア層（例えばニッケル）、および金層により構成さ
れている。金層は、ニッケル層の酸化できる部分を露出
する縁領域を形成するようにニッケル層より小さい寸法
に付着される。ニッケル層の露出部分は、熱サイクルに
よって酸化され、ピンろう付け合金に濡れない表面を与
える。また、金層によって覆われた、ニッケル層の露出
していない部分は、熱サイクルによって酸化されること
があるが、これはパッド中のニッケル層のろう付けバリ
アの質を高めても、有害な影響を与えることはない。
板に接するボンディング層（例えばクロム）、応力伝達
を弱めるような軟金属の中間層（例えば金）、ろう付け
バリア層（例えばニッケル）、および金層により構成さ
れている。金層は、ニッケル層の酸化できる部分を露出
する縁領域を形成するようにニッケル層より小さい寸法
に付着される。ニッケル層の露出部分は、熱サイクルに
よって酸化され、ピンろう付け合金に濡れない表面を与
える。また、金層によって覆われた、ニッケル層の露出
していない部分は、熱サイクルによって酸化されること
があるが、これはパッド中のニッケル層のろう付けバリ
アの質を高めても、有害な影響を与えることはない。
【０００９】
【実施例】まず、従来技術である図１を参照すれば、セ
ラミック基板２上のパッド１の上面は、ろう付け合金４
がパッド１の上面の周辺領域５と接触するのを防ぐ誘電
体材料のダム３によって囲まれている。それゆえ、ピン
６は、ダム３によって覆われていないパッド１の中央部
分にのみろう付けされ、それによって、前述した米国特
許４６７２７３９号明細書において開示されているよう
に、引っ張り応力は、ピン・パッド界面において減少す
る。
ラミック基板２上のパッド１の上面は、ろう付け合金４
がパッド１の上面の周辺領域５と接触するのを防ぐ誘電
体材料のダム３によって囲まれている。それゆえ、ピン
６は、ダム３によって覆われていないパッド１の中央部
分にのみろう付けされ、それによって、前述した米国特
許４６７２７３９号明細書において開示されているよう
に、引っ張り応力は、ピン・パッド界面において減少す
る。
【００１０】本発明は、誘電体層ろう付けダムに頼らな
いピン・パッド間ろう付け接続である。図２を参照すれ
ば、これは、第１のボンディング層７、軟金属中間層
８、ろう付けバリア層９、およびろう付けバリア層９の
エッジに縁領域を形成するようにろう付けバリア層９よ
り小さい寸法に形成された、ピンをろう付け接続する第
２のボンディング層１０を有する複合多層パッドを形成
することによって達成される。ピン１１は、第２のボン
ディング層１０だけを濡らし、第２のボンディング層１
０によって覆われずに残ったろう付けバリア層９の露出
したエッジ１３を濡らさないボンディング合金１２によ
って第２のボンディング層１０に接合されている。エッ
ジ１３は、バリア９の堆積に付随する熱サイクルによっ
て酸化される。得られたパッドは、第１のボンディング
層７との接触を形成する導電性バイア１５を有するセラ
ミック基板１４上に形成される。従来の処理ステップ
は、図示の構造を形成するために用いることができる。
いピン・パッド間ろう付け接続である。図２を参照すれ
ば、これは、第１のボンディング層７、軟金属中間層
８、ろう付けバリア層９、およびろう付けバリア層９の
エッジに縁領域を形成するようにろう付けバリア層９よ
り小さい寸法に形成された、ピンをろう付け接続する第
２のボンディング層１０を有する複合多層パッドを形成
することによって達成される。ピン１１は、第２のボン
ディング層１０だけを濡らし、第２のボンディング層１
０によって覆われずに残ったろう付けバリア層９の露出
したエッジ１３を濡らさないボンディング合金１２によ
って第２のボンディング層１０に接合されている。エッ
ジ１３は、バリア９の堆積に付随する熱サイクルによっ
て酸化される。得られたパッドは、第１のボンディング
層７との接触を形成する導電性バイア１５を有するセラ
ミック基板１４上に形成される。従来の処理ステップ
は、図示の構造を形成するために用いることができる。
【００１１】本発明の最良の態様で用いられる特有な材
料は、図３に示されている。厚さ約０．０２μｍのクロ
ムのボンディング層１６は、導電性バイア１８を有する
ガラスセラミック基板１７上に最初に堆積される。好ま
しいガラスセラミック材は、米国特許第４３０１３２４
号明細書に開示されている。厚さ６〜８μｍの金の軟金
属中間層１９が、ボンディング層１６上に形成され、応
力伝達を弱める役割をはたす。軟金属の金１９が次の金
−すずピン共融合金ろう（図示せず）と反応するのを防
ぐため、厚さ約０．５μｍのニッケルの反応バリア層２
０と、厚さ約１．５〜２．０μｍのニッケルの反応バリ
ア層２１が設けられている。層２０は、パッドの全幅を
覆っているが、層２１は、図に示されているように、中
央領域のみを覆っている。エッジ領域２２は、層２０の
上面に露出したままの状態で残されている。最後に、厚
さ約０．２〜０．５μｍのボンディング金層２３が、層
２１上に設けられ、パッド構造が完成する。
料は、図３に示されている。厚さ約０．０２μｍのクロ
ムのボンディング層１６は、導電性バイア１８を有する
ガラスセラミック基板１７上に最初に堆積される。好ま
しいガラスセラミック材は、米国特許第４３０１３２４
号明細書に開示されている。厚さ６〜８μｍの金の軟金
属中間層１９が、ボンディング層１６上に形成され、応
力伝達を弱める役割をはたす。軟金属の金１９が次の金
−すずピン共融合金ろう（図示せず）と反応するのを防
ぐため、厚さ約０．５μｍのニッケルの反応バリア層２
０と、厚さ約１．５〜２．０μｍのニッケルの反応バリ
ア層２１が設けられている。層２０は、パッドの全幅を
覆っているが、層２１は、図に示されているように、中
央領域のみを覆っている。エッジ領域２２は、層２０の
上面に露出したままの状態で残されている。最後に、厚
さ約０．２〜０．５μｍのボンディング金層２３が、層
２１上に設けられ、パッド構造が完成する。
【００１２】層２０，２１を含む層の形成と関連した従
来の熱サイクル処理ステップ中に、層２０，２１の上面
は熱的に酸化される。その結果得られた酸化層は、ピン
（図示せず）が金層２３に接合されるとき、ろう付け合
金によって層２０，２１の露出したエッジが濡れるのを
防ぐ。それゆえ、複合層パッドのエッジ２２における応
力は、軽減される。また、酸化されたニッケル層は、ニ
ッケル層２１への金層２３のボンディング、またはニッ
ケル層２１と金層２３との間の電気抵抗に著しい影響を
与えることなく、金１９と金−すずピン共融合金ろうと
の間のろう付けバリアの有効性を高める。
来の熱サイクル処理ステップ中に、層２０，２１の上面
は熱的に酸化される。その結果得られた酸化層は、ピン
（図示せず）が金層２３に接合されるとき、ろう付け合
金によって層２０，２１の露出したエッジが濡れるのを
防ぐ。それゆえ、複合層パッドのエッジ２２における応
力は、軽減される。また、酸化されたニッケル層は、ニ
ッケル層２１への金層２３のボンディング、またはニッ
ケル層２１と金層２３との間の電気抵抗に著しい影響を
与えることなく、金１９と金−すずピン共融合金ろうと
の間のろう付けバリアの有効性を高める。
【００１３】良導電率の、他の比較的に軟らかい金属、
例えば、アルミニウム、銅を金層１９に換えて用いるこ
とができる。他のろう付けバリア層、例えば、チタン
層，銅−チタン層，チタン層よりなる複合物、またはチ
タン層，酸化チタン（ＴｉＯ）層，チタン層よりなる複
合物を用いることができる。
例えば、アルミニウム、銅を金層１９に換えて用いるこ
とができる。他のろう付けバリア層、例えば、チタン
層，銅−チタン層，チタン層よりなる複合物、またはチ
タン層，酸化チタン（ＴｉＯ）層，チタン層よりなる複
合物を用いることができる。
【００１４】層２１が、層２０より小さい寸法で形成さ
れる必要がないことに注目すべきである。ボンディング
層２３が、ろう付けバリア層に縁領域を形成するように
ろう付けバリア層より小さい寸法で形成されることだけ
が要求される。
れる必要がないことに注目すべきである。ボンディング
層２３が、ろう付けバリア層に縁領域を形成するように
ろう付けバリア層より小さい寸法で形成されることだけ
が要求される。
【００１５】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）セラミック基板と、ろう付け合金と、導電性ピン
と、前記導電性ピンを前記セラミック基板にろう付け接
合するための導電層パッドとの組合せよりなるセラミッ
ク基板構造体において、前記導電層パッドは、前記基板
に接合された第１のボンディング層と、軟金属層と、ろ
う付けバリア層と、第２のボンディング層とからなり、
前記導電性ピンは、前記第２のボンディング層にろう付
けされ、前記第２のボンディング層は、前記ろう付けバ
リア層上面の周囲に沿って縁領域を形成するように前記
ろう付けバリア層よりも小さい寸法を有し、前記ろう付
けバリア層の縁領域は、前記ろう付け合金により濡れな
いように十分に酸化されていることを特徴とするセラミ
ック基板構造体。 （２）前記第１のボンディング層がクロムであることを
特徴とする上記（１）に記載のセラミック基板構造体。 （３）前記軟金属層が金、アルミニウムおよび銅からな
る群から選択される金属を含むことを特徴とする上記
（１）に記載のセラミック基板構造体。 （４）前記ろう付けバリア層がニッケル、チタン／銅チ
タン／チタンの複合層物質およびチタン／酸化チタン／
チタンの複合層物質からなる群から選択される物質を含
むことを特徴とする上記（１）に記載のセラミック基板
構造体。 （５）前記第１のボンディング層がクロムであり、前記
軟金属層が金であり、前記ろう付けバリア層がニッケル
であり、前記第２のボンディング層が金であることを特
徴とする上記（１）に記載のセラミック基板構造体。 （６）前記セラミック層がガラスセラミックであること
を特徴とする上記（１）に記載のセラミック基板構造
体。
の事項を開示する。 （１）セラミック基板と、ろう付け合金と、導電性ピン
と、前記導電性ピンを前記セラミック基板にろう付け接
合するための導電層パッドとの組合せよりなるセラミッ
ク基板構造体において、前記導電層パッドは、前記基板
に接合された第１のボンディング層と、軟金属層と、ろ
う付けバリア層と、第２のボンディング層とからなり、
前記導電性ピンは、前記第２のボンディング層にろう付
けされ、前記第２のボンディング層は、前記ろう付けバ
リア層上面の周囲に沿って縁領域を形成するように前記
ろう付けバリア層よりも小さい寸法を有し、前記ろう付
けバリア層の縁領域は、前記ろう付け合金により濡れな
いように十分に酸化されていることを特徴とするセラミ
ック基板構造体。 （２）前記第１のボンディング層がクロムであることを
特徴とする上記（１）に記載のセラミック基板構造体。 （３）前記軟金属層が金、アルミニウムおよび銅からな
る群から選択される金属を含むことを特徴とする上記
（１）に記載のセラミック基板構造体。 （４）前記ろう付けバリア層がニッケル、チタン／銅チ
タン／チタンの複合層物質およびチタン／酸化チタン／
チタンの複合層物質からなる群から選択される物質を含
むことを特徴とする上記（１）に記載のセラミック基板
構造体。 （５）前記第１のボンディング層がクロムであり、前記
軟金属層が金であり、前記ろう付けバリア層がニッケル
であり、前記第２のボンディング層が金であることを特
徴とする上記（１）に記載のセラミック基板構造体。 （６）前記セラミック層がガラスセラミックであること
を特徴とする上記（１）に記載のセラミック基板構造
体。
【００１６】
【発明の効果】本発明によれば、マイクロエレクトロニ
ク半導体回路チップのパッケージングおいて、ろう付け
のピン接続を形成する際に用いられる改良されたセラミ
ック基板上のパッドを提供することができる。このパッ
ドは複合多層構造になっており、パッドのエッジ周辺に
生じる応力が軽減されるものである。従って、セラミッ
ク基板に多発するろう付け時のクラックの問題を解決す
ることができた。
ク半導体回路チップのパッケージングおいて、ろう付け
のピン接続を形成する際に用いられる改良されたセラミ
ック基板上のパッドを提供することができる。このパッ
ドは複合多層構造になっており、パッドのエッジ周辺に
生じる応力が軽減されるものである。従って、セラミッ
ク基板に多発するろう付け時のクラックの問題を解決す
ることができた。
【図１】誘電体層ろう付けダムを用いた従来技術のピン
・パッド間ろう付け接合の簡略化した断面図である。
・パッド間ろう付け接合の簡略化した断面図である。
【図２】本発明のピン・パッド間ろう付け接合の簡略化
した断面図である。
した断面図である。
【図３】図２のパッドを構成する材料の断面図である。
１ パッド ２，１４ セラミック基板 ３ 誘電体ダム ４ ろう付け合金 ５ 周辺領域 ６，１１ ピン ７，１６ ボンディング層 ８，１９ 軟金属中間層 ９ ろう付けバリア層 １０ ボンディングステップ １２ ボンディング合金 １３，２２ エッジ領域 １５，１８ 導電性バイア １７ ガラスセラミック基板 ２０，２１ 反応バリア層 ２３ ボンディング金層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エリック・ダニエル・パーフェクトゥー アメリカ合衆国 ニューヨーク州 ポウ キープシ パット ドライブ １ (72)発明者 ウィリアム・ヘンリー・プライス アメリカ合衆国 ニューヨーク州 コー トラント マノアー ノース リッジ ロード 17 (72)発明者 サンパス・プルショッサマン アメリカ合衆国 ニューヨーク州 ヨー クタウン ハイツ ラヴォア コート 2075 (72)発明者 スリニヴァサ・ナラヤナッパ・レディー アメリカ合衆国 ニューヨーク州 ラグ ランジヴィル ボウ レーン 17 (72)発明者 ヴィヴェック・マダン・スラ インド 411030 ピューン ビュヤナジ ャー コロニー ‘カウマディ’（番地 なし) (72)発明者 ジョージ・ユージーン・ホワイト アメリカ合衆国 ニューヨーク州 フィ ッシュキル ミル ホランド ドライブ 11ジー
Claims (6)
- 【請求項１】セラミック基板と、ろう付け合金と、導電
性ピンと、前記導電性ピンを前記セラミック基板にろう
付け接合するための導電層パッドとの組合せよりなるセ
ラミック基板構造体において、 前記導電層パッドは、前記基板に接合された第１のボン
ディング層と、軟金属層と、ろう付けバリア層と、第２
のボンディング層とからなり、 前記導電性ピンは、前記第２のボンディング層にろう付
けされ、 前記第２のボンディング層は、前記ろう付けバリア層上
面の周囲に沿って縁領域を形成するように前記ろう付け
バリア層よりも小さい寸法を有し、 前記ろう付けバリア層の縁領域は、前記ろう付け合金に
より濡れないように十分に酸化されていることを特徴と
するセラミック基板構造体。 - 【請求項２】前記第１のボンディング層がクロムである
ことを特徴とする請求項１記載のセラミック基板構造
体。 - 【請求項３】前記軟金属層が金、アルミニウムおよび銅
からなる群から選択される金属を含むことを特徴とする
請求項１記載のセラミック基板構造体。 - 【請求項４】前記ろう付けバリア層がニッケル、チタン
／銅チタン／チタンの複合層物質およびチタン／酸化チ
タン／チタンの複合層物質からなる群から選択される物
質を含むことを特徴とする請求項１記載のセラミック基
板構造体。 - 【請求項５】前記第１のボンディング層がクロムであ
り、前記軟金属層が金であり、前記ろう付けバリア層が
ニッケルであり、前記第２のボンディング層が金である
ことを特徴とする請求項１記載のセラミック基板構造
体。 - 【請求項６】前記セラミック層がガラスセラミックであ
ることを特徴とする請求項１記載のセラミック基板構造
体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US233025 | 1994-04-25 | ||
| US08/233,025 US5483105A (en) | 1994-04-25 | 1994-04-25 | Module input-output pad having stepped set-back |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297500A JPH07297500A (ja) | 1995-11-10 |
| JP2691145B2 true JP2691145B2 (ja) | 1997-12-17 |
Family
ID=22875581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7075388A Expired - Lifetime JP2691145B2 (ja) | 1994-04-25 | 1995-03-31 | セラミック基板構造体 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5483105A (ja) |
| JP (1) | JP2691145B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3239231B2 (ja) * | 1996-04-11 | 2001-12-17 | 日本特殊陶業株式会社 | パッドを備えるセラミック基板、端子部材を備えるセラミック基板およびそれらの製造方法 |
| US5804880A (en) * | 1996-11-04 | 1998-09-08 | National Semiconductor Corporation | Solder isolating lead frame |
| JPH10270802A (ja) * | 1997-03-25 | 1998-10-09 | Sharp Corp | 窒化物系ｉｉｉ−ｖ族化合物半導体装置及びその製造方法 |
| US6147000A (en) * | 1998-08-11 | 2000-11-14 | Advanced Micro Devices, Inc. | Method for forming low dielectric passivation of copper interconnects |
| US6172421B1 (en) * | 1998-08-11 | 2001-01-09 | Advanced Micro Devices, Inc. | Semiconductor device having an intermetallic layer on metal interconnects |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4672739A (en) * | 1985-04-11 | 1987-06-16 | International Business Machines Corporation | Method for use in brazing an interconnect pin to a metallization pattern situated on a brittle dielectric substrate |
| JPS61292947A (ja) * | 1985-06-21 | 1986-12-23 | Hitachi Ltd | 半導体装置 |
| US4835593A (en) * | 1986-05-07 | 1989-05-30 | International Business Machines Corporation | Multilayer thin film metallurgy for pin brazing |
| US4970570A (en) * | 1986-10-28 | 1990-11-13 | International Business Machines Corporation | Use of tapered head pin design to improve the stress distribution in the braze joint |
| JPS63148646A (ja) * | 1986-12-12 | 1988-06-21 | Toshiba Corp | 半導体装置 |
| JPH02285638A (ja) * | 1989-04-27 | 1990-11-22 | Toshiba Corp | 半導体装置 |
| US5175609A (en) * | 1991-04-10 | 1992-12-29 | International Business Machines Corporation | Structure and method for corrosion and stress-resistant interconnecting metallurgy |
| US5367195A (en) * | 1993-01-08 | 1994-11-22 | International Business Machines Corporation | Structure and method for a superbarrier to prevent diffusion between a noble and a non-noble metal |
-
1994
- 1994-04-25 US US08/233,025 patent/US5483105A/en not_active Expired - Fee Related
-
1995
- 1995-03-31 JP JP7075388A patent/JP2691145B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07297500A (ja) | 1995-11-10 |
| US5483105A (en) | 1996-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5081067A (en) | Ceramic package type semiconductor device and method of assembling the same | |
| US4607276A (en) | Tape packages | |
| JP2555811B2 (ja) | 半導体チップのフリップチップ接合方法 | |
| EP0097833B1 (en) | Substrate for integrated circuit packages | |
| JPH0758722B2 (ja) | 半導体装置のチップボンディング方法 | |
| JPS632332A (ja) | ダイボンデイングプロセス | |
| GB2252452A (en) | Hybrid antenna structures | |
| JPH07169875A (ja) | 電子回路装置及びその製造方法及び回路基板及び液晶表示装置及びサーマルヘッド及びプリンタ | |
| JP2691145B2 (ja) | セラミック基板構造体 | |
| JPS61236148A (ja) | メタライゼーシヨン・パターンへのろう付け方法 | |
| JP2000100869A (ja) | 半導体装置およびその製造方法 | |
| JP2001060760A (ja) | 回路電極およびその形成方法 | |
| JPH0620088B2 (ja) | 集積回路のコンタクト及びはんだ接着方法 | |
| JPH1074879A (ja) | 半導体装置用リードフレーム | |
| EP0068091B1 (en) | Method for connecting a semiconductor chip to a substrate and such connection | |
| WO2001056081A1 (en) | Flip-chip bonding arrangement | |
| JPH02278743A (ja) | インジウム半田の接合構造 | |
| JPH05259593A (ja) | ＡｌＮ回路基板 | |
| JPH09129646A (ja) | 半導体装置 | |
| JPS61181136A (ja) | ダイボンデイング方法 | |
| JP2848373B2 (ja) | 半導体装置 | |
| JP3036291B2 (ja) | 半導体装置の実装構造 | |
| JPH05235098A (ja) | フリップチップ実装方法 | |
| JPS5815252A (ja) | バンプ構造 | |
| JPH0760836B2 (ja) | ろう付け材料 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970819 |