JP2677800B2 - パーミアブルベーストランジスタの製造方法 - Google Patents
パーミアブルベーストランジスタの製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に係り、特にパーミアブルベー
ストランジスタに関する。 ［従来の技術］ 従来、パーミアブルベーストランジスタの作成方法の
一つとして、次のような方法が知られていた。すなわ
ち、プロシーディングス・オブ・アイ・イー・ディー・
エム（1982年）第646頁から第649頁、、および同書第65
0頁から第653頁（Proceedings of IEDM（1982）pp646〜
649,pp650〜653）に示されているように、周期的なライ
ンアンドスペース（溝構造）を形成した半導体基板上に
金属と蒸着して、ライン部に形成された部分をカソード
電極、スペース部に形成された部分をグリッド電極と
し、さらに、基板の裏面にも金属の蒸着してアノード電
極とし、この三つの電極からパーミアブルベーストラン
ジスタを構成する方法である。 しかしこの方法では、基板とラインアンドスペースの
側壁が垂直がでないと、その側壁の部分にも金属が蒸着
されてしまうために、カソード電極とグリッド電極が電
気的に絶縁されないという点については配慮されていな
かった。 ラインアンドスペースを形成するにはドライエッチン
グ法を用いて基板を加工するが、その側壁を垂直に加工
すべくエッチングガスから生成されるイオンのエネルギ
ーを増すと、基板に与えるダメージが増加してしまう。
このため、側壁を垂直に加工することは困難であった。
このような従来の手法によって形成されるラインアンド
スペースの側壁は、基板に対して垂直ではなく、ある角
度（基板の法線から20〜30゜）の傾きを持つことにな
る。 ［発明が解決しようとする問題点］ 上記従来技術では、傾いた側壁を持つラインアンドス
ペースに金属を蒸着してカソード電極とグリッド電極を
同時に形成する際の、両電極間の電気的絶縁について配
慮がなされておらず、同時蒸着すると、溝の側壁にも電
極材料が蒸着してしまい、導通状態になってしまうとい
う問題があった。カソード電極とグリッド電極が導通状
態になれば、カソードからアノードに流れる電子をグリ
ッドでコントロールすることが不可能になり、トランジ
スタ動作をさせることができない。 本発明の目的は、上記問題点を解決し、ラインアンド
スペースを形成した基板上に金属を蒸着してカソード電
極とグリッド電極を形成する場合にも、両電極間が電気
的に絶縁されるような構造のパーミアブルベーストラン
ジスタを提供することにある。 ［問題点を解決するための手段］ 上記目的は、ラインアンドスペースの側壁に二酸化シ
リコン（SiO2）層が存在するような構造のパーミアブル
ベーストランジスタとすることによって達成される。 ［作用］ 二酸化シリコン上には電極金属が蒸着されにくいため
に、電極金属蒸着前にラインアンドスペースの側壁に二
酸化シリコンを形成しておくことによって、カソード電
極とグリッド電極が導通することが抑制される。 したがって、傾いた側壁を持ったラインアンドスペー
ス上に電極を形成する場合でも、電気的に互いに絶縁さ
れたカソード電極とグリッド電極が容易に得られる。 ［実施例］ 以下本発明の実施例を面図を用いて説明する。第２図
は本発明のパーミアブルベーストランジスタの作成方法
を示す断面図である。 まず（ａ）のように、ｎ形Si基板11上にカソード電極
とオーミックコンタクトをとるために、リンを500Åの
深さに打ち込んだ領域16を形成した後、ドライエッチン
グ法により幅１μｍのラインアンドスペースを形成す
る。それを熱酸化して（ｂ）のように表面全面に二酸化
シリコン（SiO2）膜15を厚さ500Åに形成する。 次に（ｃ）のように、再びドライエッチングによりラ
インとスペースの部分のSiO2を除去し、側壁にのみSiO2
を残す。このとき、側壁に付着しているSiO2を全部除去
してしまわないように、ドライエッチングの時間等のコ
ントロールを慎重に行う必要がある。 次に（ｄ）のように、NiSi2をMBE法によって100Åの
厚さに蒸着し、カソード電極12とグリッド電極13を同時
に形成した。グリッド電極はSi基板11とショットキコン
タクトを形成する必要があるので、NiSi2の組成を精密
にコントロールできるMBE法を用いた。 最後に（ｅ）のように、Si基板11の裏面にAuSbを蒸着
してアノード電極14とした。 以上の工程により、第１図に示したようなパーミアブ
ルベーストランジスタが完成する。尚、本実施例のパー
ミアブルベーストランジスタの各部の寸法は第１図中に
示した通りである。 このパーミアブルベーストランジスタ素子を測定した
ところ、カソード電極とグリッド電極の導通は見られな
かった。また、トランジスタ動作も良好で、パーミアブ
ルベーストランジスタ本来の特性である三極管特性を示
した。 本実施例においては基板としてシリコンを用いたが、
他の半導体材料、たとえばGaAs,InP,Ge等でも同様であ
る。またカソードおよびグリッド電極用応金属としてNi
Si2以外にCoSi2を使用した場合や、アノード電極用金属
としてAuSb以外にAl等を使用した場合にも同様の効果が
得られる。 ［発明の効果］ 本発明によれば、ラインアンドスペースの側壁の二酸
化シリコン層によってグリッド電極とカソード電極の導
通が抑制されるので、傾いた側壁を持つラインアンドス
ペースの場合でもグリッド電極とカソード電極が電気的
に絶縁されたパーミアブルベーストランジスタを形成す
ることが可能である。 したがって、ラインアンドスペース形成の際、ドライ
エッチングの条件の範囲が広くなり、素子形成が容易に
なるという効果がある。
ストランジスタに関する。 ［従来の技術］ 従来、パーミアブルベーストランジスタの作成方法の
一つとして、次のような方法が知られていた。すなわ
ち、プロシーディングス・オブ・アイ・イー・ディー・
エム（1982年）第646頁から第649頁、、および同書第65
0頁から第653頁（Proceedings of IEDM（1982）pp646〜
649,pp650〜653）に示されているように、周期的なライ
ンアンドスペース（溝構造）を形成した半導体基板上に
金属と蒸着して、ライン部に形成された部分をカソード
電極、スペース部に形成された部分をグリッド電極と
し、さらに、基板の裏面にも金属の蒸着してアノード電
極とし、この三つの電極からパーミアブルベーストラン
ジスタを構成する方法である。 しかしこの方法では、基板とラインアンドスペースの
側壁が垂直がでないと、その側壁の部分にも金属が蒸着
されてしまうために、カソード電極とグリッド電極が電
気的に絶縁されないという点については配慮されていな
かった。 ラインアンドスペースを形成するにはドライエッチン
グ法を用いて基板を加工するが、その側壁を垂直に加工
すべくエッチングガスから生成されるイオンのエネルギ
ーを増すと、基板に与えるダメージが増加してしまう。
このため、側壁を垂直に加工することは困難であった。
このような従来の手法によって形成されるラインアンド
スペースの側壁は、基板に対して垂直ではなく、ある角
度（基板の法線から20〜30゜）の傾きを持つことにな
る。 ［発明が解決しようとする問題点］ 上記従来技術では、傾いた側壁を持つラインアンドス
ペースに金属を蒸着してカソード電極とグリッド電極を
同時に形成する際の、両電極間の電気的絶縁について配
慮がなされておらず、同時蒸着すると、溝の側壁にも電
極材料が蒸着してしまい、導通状態になってしまうとい
う問題があった。カソード電極とグリッド電極が導通状
態になれば、カソードからアノードに流れる電子をグリ
ッドでコントロールすることが不可能になり、トランジ
スタ動作をさせることができない。 本発明の目的は、上記問題点を解決し、ラインアンド
スペースを形成した基板上に金属を蒸着してカソード電
極とグリッド電極を形成する場合にも、両電極間が電気
的に絶縁されるような構造のパーミアブルベーストラン
ジスタを提供することにある。 ［問題点を解決するための手段］ 上記目的は、ラインアンドスペースの側壁に二酸化シ
リコン（SiO2）層が存在するような構造のパーミアブル
ベーストランジスタとすることによって達成される。 ［作用］ 二酸化シリコン上には電極金属が蒸着されにくいため
に、電極金属蒸着前にラインアンドスペースの側壁に二
酸化シリコンを形成しておくことによって、カソード電
極とグリッド電極が導通することが抑制される。 したがって、傾いた側壁を持ったラインアンドスペー
ス上に電極を形成する場合でも、電気的に互いに絶縁さ
れたカソード電極とグリッド電極が容易に得られる。 ［実施例］ 以下本発明の実施例を面図を用いて説明する。第２図
は本発明のパーミアブルベーストランジスタの作成方法
を示す断面図である。 まず（ａ）のように、ｎ形Si基板11上にカソード電極
とオーミックコンタクトをとるために、リンを500Åの
深さに打ち込んだ領域16を形成した後、ドライエッチン
グ法により幅１μｍのラインアンドスペースを形成す
る。それを熱酸化して（ｂ）のように表面全面に二酸化
シリコン（SiO2）膜15を厚さ500Åに形成する。 次に（ｃ）のように、再びドライエッチングによりラ
インとスペースの部分のSiO2を除去し、側壁にのみSiO2
を残す。このとき、側壁に付着しているSiO2を全部除去
してしまわないように、ドライエッチングの時間等のコ
ントロールを慎重に行う必要がある。 次に（ｄ）のように、NiSi2をMBE法によって100Åの
厚さに蒸着し、カソード電極12とグリッド電極13を同時
に形成した。グリッド電極はSi基板11とショットキコン
タクトを形成する必要があるので、NiSi2の組成を精密
にコントロールできるMBE法を用いた。 最後に（ｅ）のように、Si基板11の裏面にAuSbを蒸着
してアノード電極14とした。 以上の工程により、第１図に示したようなパーミアブ
ルベーストランジスタが完成する。尚、本実施例のパー
ミアブルベーストランジスタの各部の寸法は第１図中に
示した通りである。 このパーミアブルベーストランジスタ素子を測定した
ところ、カソード電極とグリッド電極の導通は見られな
かった。また、トランジスタ動作も良好で、パーミアブ
ルベーストランジスタ本来の特性である三極管特性を示
した。 本実施例においては基板としてシリコンを用いたが、
他の半導体材料、たとえばGaAs,InP,Ge等でも同様であ
る。またカソードおよびグリッド電極用応金属としてNi
Si2以外にCoSi2を使用した場合や、アノード電極用金属
としてAuSb以外にAl等を使用した場合にも同様の効果が
得られる。 ［発明の効果］ 本発明によれば、ラインアンドスペースの側壁の二酸
化シリコン層によってグリッド電極とカソード電極の導
通が抑制されるので、傾いた側壁を持つラインアンドス
ペースの場合でもグリッド電極とカソード電極が電気的
に絶縁されたパーミアブルベーストランジスタを形成す
ることが可能である。 したがって、ラインアンドスペース形成の際、ドライ
エッチングの条件の範囲が広くなり、素子形成が容易に
なるという効果がある。
【図面の簡単な説明】
第１図は本発明の実施例のパーミアブルベーストランジ
スタの断面図、第２図は本発明の実施例のパーミアブル
ベーストランジスタの作成方法を示した図である。 11……シリコン基板、２……カソード電極、13……グリ
ッド電極、14……アノード電極、15……二酸化シリコ
ン、16……イオン打込み領域。
スタの断面図、第２図は本発明の実施例のパーミアブル
ベーストランジスタの作成方法を示した図である。 11……シリコン基板、２……カソード電極、13……グリ
ッド電極、14……アノード電極、15……二酸化シリコ
ン、16……イオン打込み領域。
─────────────────────────────────────────────────────
フロントページの続き
合議体
審判長 内野 春喜
審判官 関根 恒也
審判官 辻 徹二
(56)参考文献 特開 昭62−204576（ＪＰ，Ａ)
特開 昭61−137371（ＪＰ，Ａ)
特開 昭53−56977（ＪＰ，Ａ)
特開 昭53−20885（ＪＰ，Ａ)
実開 昭57−119552（ＪＰ，Ｕ)
Claims (1)
- (57)【特許請求の範囲】 １．Si基板上にリンを周期的に打ち込んでライン部とな
る領域を形成する工程と、 上記Si基板上に上記ライン部とスペース部から成る溝構
造のラインアンドスペースを形成する工程と、 上記ラインアンドスペース上にSiO2膜を形成する工程
と、 上記SiO2膜を上記ライン部と上記スペース部との間の側
壁部にのみ残し且つ該ライン部及び該スペース部から除
去する工程と、 上記ライン部とスペース部にそれぞれNiSi2又はCoSi2を
蒸着することによりカソード電極とグリッド電極を形成
する工程と、 上記Si基板裏面にアノード電極を形成する工程とを有す
ることを特徴とするパーミアブルベーストランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275706A JP2677800B2 (ja) | 1987-11-02 | 1987-11-02 | パーミアブルベーストランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275706A JP2677800B2 (ja) | 1987-11-02 | 1987-11-02 | パーミアブルベーストランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01120075A JPH01120075A (ja) | 1989-05-12 |
| JP2677800B2 true JP2677800B2 (ja) | 1997-11-17 |
Family
ID=17559233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275706A Expired - Lifetime JP2677800B2 (ja) | 1987-11-02 | 1987-11-02 | パーミアブルベーストランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2677800B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2539523B2 (ja) * | 1989-12-27 | 1996-10-02 | 株式会社日立製作所 | 縦型電界効果トランジスタの製造方法 |
| FR2663466A1 (fr) * | 1990-06-15 | 1991-12-20 | Thomson Csf | Composant semiconducteur a jonction schottky pour amplification hyperfrequence et circuits logiques rapides, et procede de realisation d'un tel composant. |
| EP4213213A4 (en) * | 2020-10-12 | 2023-11-08 | BOE Technology Group Co., Ltd. | DISPLAY PANEL AND METHOD FOR MANUFACTURING SAME, AND DISPLAY DEVICE |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5320885A (en) * | 1976-08-11 | 1978-02-25 | Semiconductor Res Found | Electrostatic induction type semiconductor device |
| JPS5813032B2 (ja) * | 1976-11-01 | 1983-03-11 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPS61137371A (ja) * | 1984-12-07 | 1986-06-25 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62204576A (ja) * | 1986-03-04 | 1987-09-09 | Nec Corp | 縦型トランジスタの製造方法 |
-
1987
- 1987-11-02 JP JP62275706A patent/JP2677800B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01120075A (ja) | 1989-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |