JP2666786B2 - リードレス混成集積回路および回路結線方法 - Google Patents

リードレス混成集積回路および回路結線方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＭＣＭ（Ｍｕｌｔｉ
Ｃｈｉｐ Ｍｏｄｕｌｅ）等の複数の半導体チップを
搭載し相互に結線した混成集積回路に関し、特に素子の
試験を容易にするための外部電極を具備するリードレス
混成集積回路に関する。
【０００２】
【従来の技術】従来複数の半導体チップが搭載され基板
上で相互に結線されるリードレス混成集積回路の半導体
チップの機能テストは、混成集積回路の外部端子より条
件設定をして測定可能な一部の項目のみに限定されてお
り、そのため不良検出率が大幅に低下せざるを得なかっ
た。また、実使用に即した機能テストを実行する場合に
おいては、自動化が困難であるため一般的に人手に頼る
ことが多く、コストアップと同時に検査漏れによる不良
品流出の原因となる危険性を有していた。
【０００３】これらの問題点を解決する手段として本来
は内部で結線されるべき回路であっても、試験に必要な
端子は一旦外部電極に引き出して試験を可能とし、ユー
ザーサイドでマザーボード上の搭載パターンによって電
極間を接続し必要な結線を形成することが行なわれてい
た。
【０００４】また、特開昭５８−１２８７５４号公報で
開示されされているように、各半導体チップ間の相互結
線は混成集積回路内部で行なわず、搭載する側の基板で
行なうことも提案されている。図３は特開昭５８−１２
８７５４号公報で開示された混成集積回路の断面図であ
る。図中符号５１は基板、５２ａ、５２ｂは基板５１に
搭載された半導体チップ、５３ａ、５３ｂは接続用の金
属線、５４は基板５１の蓋、５５は蓋５４を接着するた
めのガラスはんだ、５６は半導体チップ５２ａ、５２ｂ
を搭載する金属層、５７は絶縁体板、５８は電極接続用
金属層、５９ａ、５９ｂ、５９ｃ、５９ｄは基板５１の
外部取り出し電極、６０ははんだ、６１は受動素子搭載
用基板、６２ａ、６２ｂは受動素子搭載用基板６１の導
体配線、６３ａ、６３ｂ、６３ｃ、６３ｄは受動素子搭
載用基板６１の外部取り出し用電極である。
【０００５】半導体チップ搭載用基板５１は、積層した
絶縁体板５７と、表面に半導体チップ５２ａ、５２ｂを
搭載する金属層５６と、これと間隔をおいて設けられる
電極接続用金属層５８とで構成される。電極接続用金属
層５８のそれぞれには、基板の裏面に形成された外部取
り出し電極５９ａ、５９ｂ、５９ｃ、５９ｄの他端が絶
縁体板５７を貫通して接続され、金属層５６上に半導体
チップ５２ａ、５２ｂを搭載し、金属線５３ａ、５３ｂ
で半導体チップ５２ａ、５２ｂの電極と電極接続用金属
層５６とを接続し、基板５１と蓋５４とをガラスはんだ
５５で気密封止する。
【０００６】内蔵される個々の半導体チップ５２ａ、５
２ｂを外部取り出し電極５９ａ、５９ｂ、５９ｃ、５９
ｄを介して個々に特性検査をした後、表面に外部取り出
し用電極６３ａ、６３ｂ、６３ｃ、６３ｄ、内部にそれ
らを接続する配線導体６２ａ、６２ｂを有する受動素子
搭載用基板６１に搭載し、対応する外部取り出し用電極
６３ａ、６３ｂ、６３ｃ、６３ｄと外部取り出し電極５
９ａ、５９ｂ、５９ｃ、５９ｄをはんだ６０で接着する
ことにより回路が構成され配線接続される。
【０００７】
【発明が解決しようとする課題】従来技術の、試験に必
要な端子を一旦外部電極に引き出して試験可能とし、ユ
ーザーサイドでマザーボード上の搭載パターンによって
電極間を接続し必要な結線を形成する方法では、リード
レス混成集積回路の端面に設けられる端面電極の数が増
加し、そのために集積回路自体が大型化する。一方ユー
ザーサイドでは、本来個々の半導体チップの試験にのみ
必要でユーザーとしては不必要な電極に対応する接続電
極を設ける必要が生じ、さらに本来は不必要な配線の手
間が増加するものである。
【０００８】また、上述の半導体チップ間の相互接続
が、受動素子搭載用基板に形成した接続電極、配線層お
よび導電性接着剤により実現される方法では、以下のよ
うな問題がある。
【０００９】１）複数の半導体チップを内蔵するモヂュ
ールまたはハイブリッドＩＣとしてユーザーに提供され
る場合は、ユーザー側が本来必要のない接続電極および
配線層を受動用素子搭載用基板に形成する必要がある。
【００１０】２）電圧印加スクリーニングを実施する場
合には、モヂュールの外部取り出し電極に合わせた専用
のソケットを準備する必要があり、初期コストが発生す
る。 ３）１本の外部結線を設けるためには、それぞれの基板
に２個づつの接続電極と受動素子搭載用基板に１本の導
体配線とを設ける必要があり、外部接続が増えるに従っ
てユーザー側での基板の設計上の制約が大きくなり、結
果としてユーザー側の基板の大型化をもたらすおそれが
ある。
【００１１】本発明の目的は、内蔵する半導体素子の試
験のための電極が、基板を大型化することなく外部に設
けられたリードレス混成集積回路と、試験のため分断さ
れた内部結線を容易に再結線する回路結線方法とを提供
することにある。
【００１２】
【課題を解決するための手段】本発明のリードレス混成
集積回路は、複数の半導体チップが基板上に実装され、
側面と裏面に外部接続用の複数の端面電極と該端面電極
に連結する裏面電極とを有するリードレス混成集積回路
において、半導体チップ間の内部結線が分断されて、そ
れぞれが半導体チップの電極に接続する複数の回路を形
成し、分断された１組の内部結線に対応して裏面電極の
１個が、複数の回路数に対応して微小間隙によって分割
されて複数の分割裏面電極を形成し、半導体チップの電
極に接続する複数の回路が、分割裏面電極のそれぞれ
に、基板に形成されたスルーホールおよび端面電極を介
して接続されている。
【００１３】また、１個の裏面電極から分割された複数
の分割裏面電極と分割のための微小間隙は、接続される
半導体チップの機能試験の際には相互の分割裏面電極間
が絶縁状態に維持され、該リードレス混成集積回路をマ
ザーボードに搭載の際には該マザーボードの分割裏面電
極と対応する位置に形成された搭載ランドおよび分割裏
面電極と搭載ランドとの間に配置されたはんだによって
全体が相互に容易に短絡するように形成されていてもよ
く、分割裏面電極のそれぞれにはバンプが形成されてい
てもよい。
【００１４】本発明の回路結線方法は、本発明のリード
レス混成集積回路の分割裏面電極のそれぞれに接続され
ている、分断された内部結線の複数の回路を再結線する
ための回路結線方法であって、リードレス混成集積回路
が搭載されるマザーボードの、分割裏面電極と対応する
位置に形成された搭載ランドに、分割裏面電極を対向さ
せて載置し、分割裏面電極と搭載ランドとの間に配置さ
れたはんだによって全体を相互に短絡させる。
【００１５】本発明のリードレス混成集積回路では、分
断されて複数の回路を形成した半導体チップ間の内部結
線が、１個の裏面電極が回路数に対応して微小間隙によ
って分割されて形成された複数の分割裏面電極に接続さ
れているので、１組の内部結線に対して１個の端面電極
とそれに連結する裏面電極が必要となるだけであり、集
積回路の大型化を防げる。
【００１６】また、分断された１組の内部結線が通常の
裏面電極が分割された分離裏面電極に接続されているの
で、リードレス混成集積回路が搭載されるマザーボード
の、分割裏面電極と対応する位置に搭載ランドを形成
し、はんだ印刷塗布を行ない、分割裏面電極を対向させ
て載置し、リフローはんだ付け工程を通過させることに
よって、他の外部接続電極と同様な作業で分割裏面電極
の全体を容易に相互に短絡させ内部結線を再結線させる
ことができる。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態のリードレス混成集積回路の構造の説明図であ
り、図１（ａ）は、リードレス混成集積回路の部分断面
図であり、図１（ｂ）は、リードレス混成集積回路の部
分下面図である。図中符号１１はガラスエポキシ配線基
板、１２ａ、１２ｂはガラスエポキシ配線基板１１に搭
載された半導体チップ、１３ａ、１３ｂは接続用の金
線、１４は封止用のプリコート樹脂、１５はガラスエポ
キシ配線基板１１に設けられたスルーホール、１６は金
線１３ｂで半導体チップ１２ａと接続される端面電極、
１６ａ、１７ａは端面電極１６と連結してガラスエポキ
シ配線基板１１の裏面に設けられた裏面電極、１７ｂは
裏面電極１７ａに近接して設けられスルーホール１５と
接続する裏面電極、１８は端面電極１７ａと端面電極１
７ｂを接続するための搭載ランド、１９は端面電極１７
ａ、１７ｂと搭載ランド１８を接続するためのはんだ、
２１は搭載ランド１８が搭載されるマザーボード、２２
は絶縁用のソルダレジストである。
【００１８】ガラスエポキシ配線基板１１上に半導体チ
ップ１２ａ、１２ｂが搭載された後、半導体チップ１２
ａ、１２ｂの電極が金線１３ａ、１３ｂでガラスエポキ
シ配線基板１１上の所定の接続用金属層に回路接続さ
れ、プリコート樹脂１４によって封止される。ガラスエ
ポキシ配線基板１１の端面と端面に連続する裏面には、
半導体チップの電極と金線で接続された接続用金属層と
接続する端面電極１６と端面電極１６に連結する裏面電
極１６ａ、１７ａが配設されている。
【００１９】裏面電極１６ａは通常の外部接続用電極で
あり、裏面電極１７ａ、裏面電極１７ｂは一つの通常の
裏面電極が２つに分割された分割裏面電極の形態で、本
実施の形態では７０μｍの間隙を保って相互に近接して
配置され、裏面電極１７ｂには半導体チップ１２ａの電
極が金線１３ａ、接続用金属層、スルーホール１５を経
由して接続されている。裏面電極１７ａと裏面電極１７
ｂとに接続する半導体チップ１２ａの電極と半導体チッ
プ１２ｂの電極は本来は混成集積回路の内部で結線され
るべき回路である。この状態で裏面電極１７ａや１７ｂ
を介して個々の半導体チップの機能試験が可能である。
【００２０】ユーザー側の実使用時には裏面電極１７ａ
と裏面電極１７ｂとを接続して使用する。即ち、ユーザ
ー側での部品搭載工程においてマザーボード２１の裏面
電極１７ａと裏面電極１７ｂの接触部分に搭載ランド１
８を配設し、はんだ１９で接続する。この場合裏面電極
１７ａと裏面電極１７ｂの集合は通常の裏面電極と共通
の外周形状や配置条件で配置されているので、ユーザー
側はマザーボード２１に特別の設計上の配慮をする必要
がなく、搭載ランド１８も従来の通常の裏面電極１６ａ
用の設計がそのまま利用でき、マザーボード２１上に他
の実装部品と同時に接続される。
【００２１】本発明の実施の形態における裏面電極の図
示の分割形状は、一例を示すものであり、はんだにより
容易に接続される間隙により分割されている形状であれ
ば他の形状でもよい。
【００２２】次に、本発明の第２の実施の形態を図面を
参照して説明する。図２は本発明の第２の実施の形態の
リードレス混成集積回路の構造の説明図であり、図２
（ａ）は、リードレス混成集積回路の部分断面図であ
り、図２（ｂ）は、リードレス混成集積回路の部分下面
図である。図中符号３１はガラスエポキシ配線基板、３
２ａ、３２ｂはガラスエポキシ配線基板３１に搭載され
た半導体チップ、３３ａ、３３ｂ、３３ｃは金線、３４
は封止用のプリコート樹脂、３５ａ、３５ｂはガラスエ
ポキシ配線基板３１に設けられたスルーホール、３６は
半導体チップと金線３３ｂで接続される端面電極、３６
ａ、３７ａは端面電極３６と接続してガラスエポキシ配
線基板３１の裏面に設けられた裏面電極、３７ｂは裏面
電極３７ａに近接して設けられスルーホール３５ａと接
続する裏面電極、３７ｃは裏面電極３７ｂに近接して設
けられスルーホール３５ｂと接続する裏面電極、３８は
端面電極３７ａ、端面電極３７ｂおよび裏面電極３７ｃ
を接続するための搭載ランド、３９は端面電極３７ａ、
３７ｂおよび３７ｃと搭載ランド３８とを接続するため
のはんだ、４０は裏面電極３６ａに設けられたバンプ、
４０ａ、４０ｂ、４０ｃは裏面電極３７ａ、３７ｂ、３
７ｃに設けられたバンプ、４１は搭載ランド３８が搭載
されるマザーボード、４２は絶縁用のソルダレジストで
ある。
【００２３】ガラスエポキシ配線基板３１上に半導体チ
ップ３２ａ、３２ｂが搭載された後、半導体チップ３２
ａ、３２ｂの電極が金線３３ａ、３３ｂ、３３ｃでガラ
スエポキシ配線基板３１上の所定の接続用金属層に回路
接続され、プリコート樹脂３４によって封止される。ガ
ラスエポキシ配線基板３１の端面と端面に連続する裏面
には、半導体チップの電極と金線で接続された接続用金
属層と接続する端面電極３６と端面電極３６に連結する
裏面電極３６ａ、３７ａが配設されている。
【００２４】裏面電極３６ａは通常の外部接続用電極で
あり、裏面電極３７ａ、裏面電極３７ｂおよび裏面電極
３７ｃは一つの通常の裏面電極が３つに分割された分割
裏面電極の形態で、相互に近接して配置され、裏面電極
３７ｂには半導体チップ３２ａの１つの電極が金線３３
ａ、接続用金属層、スルーホール３５ａを経由して接続
されており、裏面電極３７ｃには半導体チップ３２ａの
他の電極が金線３３ｂ、接続用金属層、スルーホール３
５ｂを経由して接続されている。裏面電極３６ａ、３７
ａ、３７ｂおよび３７ｃにはバンプ４０、４０ａ、４０
ｂ、４０ｃが形成されている。
【００２５】裏面電極３７ａと接続する半導体チップ３
２ｂの電極と、裏面電極３７ｂと裏面電極３７ｃに接続
する半導体チップ３２ａの電極とは本来は混成集積回路
の内部で結線されるべき回路である。この状態で裏面電
極３７ａ、３７ｂや３７ｃを介して個々の半導体チップ
の機能試験が可能である。
【００２６】ユーザー側の実使用時には裏面電極３７
ａ、裏面電極３７ｂおよび裏面電極３７ｃを接続して使
用する。即ち、ユーザー側での部品搭載工程においてマ
ザーボード４１の裏面電極３７ａ、裏面電極３７ｂおよ
び裏面電極３７ｃの接触部分に搭載ランド３８を配設
し、はんだ３９で接続する。この実施の形態においては
バンプ４０ａ、４０ｂ、および４０ｃへのはんだの這い
上がりが生ずるので３分割以上に分割された場合におい
ても確実な接続が可能になる。
【００２７】この場合裏面電極３７ａ、裏面電極３７ｂ
および裏面電極３７ｃの集合は通常の裏面電極と共通の
外周形状や配置条件で配置されているのでユーザー側は
マザーボード４１に特別の設計上の配慮をする必要がな
く、搭載ランド３８も従来の通常の裏面電極３６ａ用の
設計がそのまま利用でき、マザーボード４１上に他の実
装部品と同時に接続される。
【００２８】本実施の形態では、３分割の例について説
明したが、ファインパターン化により更に多くの分割が
可能であり、本実施例に例示したものに限定されるもの
ではない。
【００２９】
【発明の効果】以上説明したように本発明は、リードレ
ス混成集積回路に搭載された複数の半導体チップの搭載
後の個別機能テストを可能とするために、本来は内部結
線されるべき回路を、通常の裏面電極を複数に分割して
設けた裏面電極のそれぞれに接続し、半導体チップの機
能テストは分割された個々の裏面電極を介して行ない、
実使用時には通常の裏面電極と同様にマザーボードに設
けた搭載ランドに共通に接続することによって回路形成
を行なう構造と方法となっているので、以下に示す効果
が得られる。
【００３０】１）半導体チップの電極ごとに端面電極と
それに接続する裏面電極を設ける必要がなく、一組の内
部結線に対応して一つの端面電極でよいので、電極の増
大によるリードレス集積回路の大型化を防止できる。
【００３１】２）ユーザー側でマザーボードの設計を行
なう場合に、特別の配線層や専用電極を設ける必要がな
いので、ユーザーインターフェースが簡略化される。
【００３２】３）電圧印加スクリーニングを行なう場合
に、面接触タイプのコンタクト部を有する汎用のソケッ
トがそのまま流用できるので、新規に治工具を開発する
ためのコストを低減できる。
【００３３】４）従来技術の半導体チップ間の相互接続
が、受動素子搭載用基板に形成した接続電極、配線層お
よび導電性接着剤により実現される方法では、一つの内
部結線回路に対して、４個の電極と１つの配線が必要で
あったが、微小間隙で必要な数に分割した通常の裏面電
極が１個でよいので、接続信頼性が向上し、ユーザー側
でのマザーボード設計時の配線制約を受けることがな
く、それによりマザーボードも小型化される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のリードレス混成集
積回路の構造の説明図である。（ａ）は、リードレス混
成集積回路の部分断面図である。（ｂ）は、リードレス
混成集積回路の部分下面図である。
【図２】本発明の第２の実施の形態のリードレス混成集
積回路の構造の説明図である。（ａ）は、リードレス混
成集積回路の部分断面図である。（ｂ）は、リードレス
混成集積回路の部分下面図である。
【図３】特開昭５８−１２８７５４公報で開示された混
成集積回路の断面図である。
【符号の説明】
１１、３１ ガラスエポキシ配線基板 １２ａ、１２ｂ、３２ａ、３２ｂ 半導体チップ １３ａ、１３ｂ、３３ａ、３３ｂ、３３ｃ 金線 １４、３４ プリコート樹脂 １５、３５ａ、３５ｂ スルーホール １６、３６ 端面電極 １６ａ、１７ａ、３６ａ、３７ａ 端面電極と連結し
た裏面電極 １７ｂ、３７ｂ、３７ｃ スルーホールと接続した裏
面電極 １８、３８ 搭載ランド １９、３９ はんだ ２１、４１ マザーボード ２２、４２ ソルダレジスト ４０、４０ａ、４０ｂ、４０ｃ バンプ ５１ 基板 ５２ａ、５２ｂ 半導体チップ ５３ａ、５３ｂ 金属線 ５４ 蓋 ５５ ガラスはんだ ５６ 金属層 ５７ 絶縁体板 ５８ 電極接続用金属層 ５９ａ、５９ｂ、５９ｃ、５９ｄ 外部取り出し電極 ６０ はんだ ６１ 受動素子搭載用基板 ６２ａ、６２ｂ 導体配線 ６３ａ、６３ｂ、６３ｃ、６３ｄ 外部取り出し用電
極

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の半導体チップが基板上に実装さ
    れ、側面と裏面に外部接続用の複数の端面電極と該端面
    電極に連結する裏面電極とを有するリードレス混成集積
    回路において、 前記半導体チップ間の内部結線が分断されて、それぞれ
    が前記半導体チップの電極に接続する複数の回路を形成
    し、 分断された１組の前記内部結線に対応して、前記裏面電
    極の１個が、前記複数の回路数に対応して微小間隙によ
    って分割されて複数の分割裏面電極を形成し、前記半導
    体チップの電極に接続する複数の前記回路が、前記分割
    裏面電極のそれぞれに、前記基板に形成されたスルーホ
    ールおよび前記端面電極を介して接続されていることを
    特徴とするリードレス混成集積回路。
  2. 【請求項２】 請求項１に記載のリードレス混成集積回
    路において、 １個の裏面電極から分割された前記複数の分割裏面電極
    と分割のための前記微小間隙は、接続される前記半導体
    チップの機能試験の際には相互の分割裏面電極間が絶縁
    状態に維持され、該リードレス混成集積回路をマザーボ
    ードに搭載の際には該マザーボードの前記分割裏面電極
    と対応する位置に形成された搭載ランドおよび前記分割
    裏面電極と前記搭載ランドとの間に配置されたはんだに
    よって全体が相互に容易に短絡するように形成されてい
    ることを特徴とするリードレス混成集積回路。
  3. 【請求項３】 請求項１または請求項２に記載のリード
    レス混成集積回路において、 前記分割裏面電極のそれぞれにはバンプが形成されてい
    ることを特徴とするリードレス混成集積回路。
  4. 【請求項４】 請求項１から請求項３のいずれか１項に
    記載のリードレス混成集積回路の前記分割裏面電極のそ
    れぞれに接続されている、分断された前記内部結線の複
    数の回路を再結線するための回路結線方法であって、 前記リードレス混成集積回路が搭載されるマザーボード
    の、前記分割裏面電極と対応する位置に形成された搭載
    ランドに、前記分割裏面電極を対向させて載置し、前記
    分割裏面電極と前記搭載ランドとの間に配置されたはん
    だによって全体を相互に短絡させることを特徴とする回
    路結線方法。
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