JP2663757B2 - 半導体装置，半導体素子用パッケージ及びそれらの製造方法 - Google Patents
半導体装置，半導体素子用パッケージ及びそれらの製造方法Info
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- JP2663757B2 JP2663757B2 JP21570491A JP21570491A JP2663757B2 JP 2663757 B2 JP2663757 B2 JP 2663757B2 JP 21570491 A JP21570491 A JP 21570491A JP 21570491 A JP21570491 A JP 21570491A JP 2663757 B2 JP2663757 B2 JP 2663757B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置，半導体素
子用パッケージ及びそれらの製造方法に関し、特に端面
電極を有する半導体装置，半導体素子用パッケージ及び
それらの製造方法に関する。
子用パッケージ及びそれらの製造方法に関し、特に端面
電極を有する半導体装置，半導体素子用パッケージ及び
それらの製造方法に関する。
【０００２】
【従来の技術】図３（Ａ）に従来の半導体素子用パッケ
ージの平面図を示し、図３（Ｂ）に図３（Ａ）における
スルーホール電極部の拡大図を示す。
ージの平面図を示し、図３（Ｂ）に図３（Ａ）における
スルーホール電極部の拡大図を示す。
【０００３】従来、この種の半導体装置及び半導体素子
用パッケージは、ガラスエポキシ系の基板をパッケージ
材料に用いており、端面電極は図３（Ａ）に示すように
半分に切断したスルーホール電極８で構成されていた。
用パッケージは、ガラスエポキシ系の基板をパッケージ
材料に用いており、端面電極は図３（Ａ）に示すように
半分に切断したスルーホール電極８で構成されていた。
【０００４】従来の半導体装置及び半導体素子用パッケ
ージの端面電極の製法について説明する。
ージの端面電極の製法について説明する。
【０００５】まず、配線パターン９が形成された半導体
素子用パッケージ基板１に、一定ピッチで直線上にドリ
ル穴を開けスルーホール７を形成する。このスルーホー
ル７と、配線パターン９をスルーホール電極８により接
続し、パターン形成が完成する。その後、直線上に並ん
だスルーホールの中央部を切断することにより、端面電
極を形成していた。
素子用パッケージ基板１に、一定ピッチで直線上にドリ
ル穴を開けスルーホール７を形成する。このスルーホー
ル７と、配線パターン９をスルーホール電極８により接
続し、パターン形成が完成する。その後、直線上に並ん
だスルーホールの中央部を切断することにより、端面電
極を形成していた。
【０００６】
【発明が解決しようとする課題】以上説明したように、
従来の半導体素子用パッケージ及び端面電極を有する半
導体装置の端面電極の位置および寸法精度は、スルーホ
ール電極の位置精度と、ドリルによる穴あけ精度により
大きく左右され、端面電極のファインピッチ化および、
自動認識の高精度化に対応することが困難であった。
従来の半導体素子用パッケージ及び端面電極を有する半
導体装置の端面電極の位置および寸法精度は、スルーホ
ール電極の位置精度と、ドリルによる穴あけ精度により
大きく左右され、端面電極のファインピッチ化および、
自動認識の高精度化に対応することが困難であった。
【０００７】
【課題を解決するための手段】本発明によれば、側面部
に導体層を有するパッケージの一主面上に半導体素子を
搭載し、パッケージの一主面上に半導体素子に接続され
た複数の導体配線を有し、複数の導体配線はパッケージ
側面部の導体層にそれぞれ接続され、導体配線と接続さ
れた部分の導体層は導体層に形成された切り込みによっ
て他の導体配線と接続された部分の導体層とそれぞれ分
離されている半導体装置が得られる。
に導体層を有するパッケージの一主面上に半導体素子を
搭載し、パッケージの一主面上に半導体素子に接続され
た複数の導体配線を有し、複数の導体配線はパッケージ
側面部の導体層にそれぞれ接続され、導体配線と接続さ
れた部分の導体層は導体層に形成された切り込みによっ
て他の導体配線と接続された部分の導体層とそれぞれ分
離されている半導体装置が得られる。
【０００８】更に、本発明によれば、側面部に導体層を
有するパッケージに半導体素子がモールドされ、半導体
素子に接続された複数の導体配線を有し、複数の導体配
線はパッケージ側面部の導体層にそれぞれ接続され、導
体配線と接続された部分の導体層は導体層に形成された
切り込みによって他の導体配線と接続された部分の導体
層とそれぞれ分離されている半導体装置が得られる。
有するパッケージに半導体素子がモールドされ、半導体
素子に接続された複数の導体配線を有し、複数の導体配
線はパッケージ側面部の導体層にそれぞれ接続され、導
体配線と接続された部分の導体層は導体層に形成された
切り込みによって他の導体配線と接続された部分の導体
層とそれぞれ分離されている半導体装置が得られる。
【０００９】更にまた、本発明によれば、側面部に導体
層を有し、一主面上に半導体素子搭載部を有し、半導体
素子搭載部から導体層へ延びた複数の導体配線を有し、
複数の導体配線はパッケージ側面部の導体層にそれぞれ
接続され、導体配線と接続された部分の導体層は導体層
に形成された切り込みによって他の導体配線と接続され
た部分の導体層とそれぞれ分離されている半導体素子用
パッケージが得られる。
層を有し、一主面上に半導体素子搭載部を有し、半導体
素子搭載部から導体層へ延びた複数の導体配線を有し、
複数の導体配線はパッケージ側面部の導体層にそれぞれ
接続され、導体配線と接続された部分の導体層は導体層
に形成された切り込みによって他の導体配線と接続され
た部分の導体層とそれぞれ分離されている半導体素子用
パッケージが得られる。
【００１０】更に、本発明の製造方法によれば、パッケ
ージの一主面上に半導体素子搭載部を形成する工程と、
半導体素子搭載部からパッケージの側面部へ延びた複数
の導体配線を形成する工程と、パッケージの側面部を覆
う導体層を形成する工程と、導体配線と接続された部分
の導体層と他の導体配線と接続された部分の導体層とを
それぞれ分離する複数の切り込みを形成する工程とを含
む半導体素子用パッケージが得られる。
ージの一主面上に半導体素子搭載部を形成する工程と、
半導体素子搭載部からパッケージの側面部へ延びた複数
の導体配線を形成する工程と、パッケージの側面部を覆
う導体層を形成する工程と、導体配線と接続された部分
の導体層と他の導体配線と接続された部分の導体層とを
それぞれ分離する複数の切り込みを形成する工程とを含
む半導体素子用パッケージが得られる。
【００１１】更にまた本発明の製造方法によれば、パッ
ケージの一主面上に半導体素子搭載部を形成する工程
と、半導体素子搭載部からパッケージの側面部へ延びた
複数の導体配線を形成する工程と、パッケージの側面部
を覆う導体層を形成する工程と、導体配線と接続された
部分の導体層と他の導体配線と接続された部分の導体層
とをそれぞれ分離する複数の切り込みを形成する工程
と、半導体素子搭載部に半導体素子を搭載する工程とを
含む半導体装置が得られる。
ケージの一主面上に半導体素子搭載部を形成する工程
と、半導体素子搭載部からパッケージの側面部へ延びた
複数の導体配線を形成する工程と、パッケージの側面部
を覆う導体層を形成する工程と、導体配線と接続された
部分の導体層と他の導体配線と接続された部分の導体層
とをそれぞれ分離する複数の切り込みを形成する工程
と、半導体素子搭載部に半導体素子を搭載する工程とを
含む半導体装置が得られる。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１（Ａ）は本発明の第１の実施例を示す
平面図であり、図１（Ｂ）は第１の実施例の端面電極部
を示す斜視図であり、図１（Ｃ）は本発明の第１の実施
例を示す断面図である。
平面図であり、図１（Ｂ）は第１の実施例の端面電極部
を示す斜視図であり、図１（Ｃ）は本発明の第１の実施
例を示す断面図である。
【００１４】ガラスエポキシ系半導体素子用パッケージ
基板１上に配線パターン９を形成し、半導体素子用パッ
ケージ基板１の端面、全周にメッキ電極１０を形成す
る。次に、切削あるいは型ぬきによる切り込み４で端面
電極３を分離・独立させて半導体素子用パッケージが完
成し、更に半導体素子搭載部２上に半導体素子を搭載す
れば半導体装置が完成する。
基板１上に配線パターン９を形成し、半導体素子用パッ
ケージ基板１の端面、全周にメッキ電極１０を形成す
る。次に、切削あるいは型ぬきによる切り込み４で端面
電極３を分離・独立させて半導体素子用パッケージが完
成し、更に半導体素子搭載部２上に半導体素子を搭載す
れば半導体装置が完成する。
【００１５】図２（Ａ）は、本発明の第２の実施例の端
面電極周辺部の平面図であり、図２（Ｂ）は本発明の第
２の実施例の端面電極の斜視図である。
面電極周辺部の平面図であり、図２（Ｂ）は本発明の第
２の実施例の端面電極の斜視図である。
【００１６】半導体素子用パッケージ基板１に、端面電
極５の側面部６を得るための凹部１１を、あらかじめ設
けておき、配線パターン９と、端面全周にメッキ電極を
形成する。次に、第１の実施例と同様、切り込み４で端
面電極部を分離・独立させる。
極５の側面部６を得るための凹部１１を、あらかじめ設
けておき、配線パターン９と、端面全周にメッキ電極を
形成する。次に、第１の実施例と同様、切り込み４で端
面電極部を分離・独立させる。
【００１７】以上により、第１の実施例では端面の凸部
に、第２の実施例では端面の凸部とその側面に、端面電
極を形成することができる。
に、第２の実施例では端面の凸部とその側面に、端面電
極を形成することができる。
【００１８】
【発明の効果】以上説明した様に本発明による半導体素
子用パッケージ及び半導体装置によれば、端面電極部の
位置および寸法精度は、端面電極を分離させる、切削あ
るいは型ぬき精度で決定されるため、従来の２倍以上の
精度が確保でき、０．５ｍｍピッチ以下のファインピッ
チにも対応可能である、という効果を有する。
子用パッケージ及び半導体装置によれば、端面電極部の
位置および寸法精度は、端面電極を分離させる、切削あ
るいは型ぬき精度で決定されるため、従来の２倍以上の
精度が確保でき、０．５ｍｍピッチ以下のファインピッ
チにも対応可能である、という効果を有する。
【００１９】更に、端面電極形状が、従来の凹形から、
通常のリード形状に近い凸形とすることが可能なため、
はんだ付後の外観検査が容易となり、自動外観検査にも
対応できる、という効果を有する。
通常のリード形状に近い凸形とすることが可能なため、
はんだ付後の外観検査が容易となり、自動外観検査にも
対応できる、という効果を有する。
【００２０】また、本発明による製造方法によれば、従
来のドリルによる穴あけ等の工程を省くことが出来、製
造方法を容易にするという効果を有する。
来のドリルによる穴あけ等の工程を省くことが出来、製
造方法を容易にするという効果を有する。
【図１】図１Ａは本発明の第１の実施例を示す平面図で
あり、図１Ｂは本発明の第１の実施例を示す斜視図であ
り、図１Ｃは本発明の第１の実施例を示す断面図であ
る。
あり、図１Ｂは本発明の第１の実施例を示す斜視図であ
り、図１Ｃは本発明の第１の実施例を示す断面図であ
る。
【図２】図２Ａは本発明の第２の実施例の端面電極周辺
部を示す平面図であり、図２Ｂは本発明の第２の実施例
の端面電極を示す斜視図である。
部を示す平面図であり、図２Ｂは本発明の第２の実施例
の端面電極を示す斜視図である。
【図３】図３Ａは従来の半導体素子用パッケージを示す
平面図であり、図３Ｂは図３Ａにおけるスルーホール電
極の拡大図である。
平面図であり、図３Ｂは図３Ａにおけるスルーホール電
極の拡大図である。
１ 半導体素子用パッケージ基板 ２ 半導体素子搭載部 ３，５ 端面電極 ４ 切り込み ６ 電極側面 ７ スルーホール ８ スルーホール電極 ９ 配線パターン １０ メッキ電極 １１ 凹部
Claims (5)
- 【請求項１】 側面部に導体層を有するパッケージの一
主面上に半導体素子を搭載し、前記パッケージの前記一
主面上に前記半導体素子に接続された複数の導体配線を
有し、前記複数の導体配線は前記パッケージ側面部の導
体層にそれぞれ接続され、前記導体配線と接続された部
分の前記導体層は前記導体層に形成された切り込みによ
って他の前記導体配線と接続された部分の導体層とそれ
ぞれ分離されていることを特徴とする半導体装置。 - 【請求項２】 側面部に導体層を有するパッケージに半
導体素子がモールドされ、前記半導体素子に接続された
複数の導体配線を有し、前記複数の導体配線は前記パッ
ケージ側面部の導体層にそれぞれ接続され、前記導体配
線と接続された部分の前記導体層は前記導体層に形成さ
れた切り込みによって他の前記導体配線と接続された部
分の導体層とそれぞれ分離されていることを特徴とする
半導体装置。 - 【請求項３】 側面部に導体層を有し、一主面上に半導
体素子搭載部を有し、前記半導体素子搭載部から前記導
体層へ延びた複数の導体配線を有し、前記複数の導体配
線は前記パッケージ側面部の導体層にそれぞれ接続さ
れ、前記導体配線と接続された部分の前記導体層は前記
導体層に形成された切り込みによって他の前記導体配線
と接続された部分の導体層とそれぞれ分離されているこ
とを特徴とする半導体素子用パッケージ。 - 【請求項４】 パッケージの一主面上に半導体素子搭載
を形成する工程と、前記半導体素子搭載部から前記パッ
ケージの側面部へ延びた複数の導体配線を形成する工程
と、前記パッケージの側面部を覆う導体層を形成する工
程と、前記導体配線と接続された部分の前記導体層と他
の前記導体配線と接続された部分の導体層とをそれぞれ
分離する複数の切り込みを形成する工程とを含むことを
特徴とする半導体素子用パッケージの製造方法。 - 【請求項５】 パッケージの一主面上に半導体素子搭載
部を形成する工程と、前記半導体素子搭載部から前記パ
ッケージの側面部へ延びた複数の導体配線を形成する工
程と、前記パッケージの側面部を覆う導体層を形成する
工程と、前記導体配線と接続された部分の前記導体層と
他の前記導体配線と接続された部分の導体層とをそれぞ
れ分離する複数の切り込みを形成する工程と、前記半導
体素子搭載部に半導体素子を搭載する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21570491A JP2663757B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置，半導体素子用パッケージ及びそれらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21570491A JP2663757B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置，半導体素子用パッケージ及びそれらの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555399A JPH0555399A (ja) | 1993-03-05 |
| JP2663757B2 true JP2663757B2 (ja) | 1997-10-15 |
Family
ID=16676782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21570491A Expired - Fee Related JP2663757B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置，半導体素子用パッケージ及びそれらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663757B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186151A (ja) * | 1994-12-29 | 1996-07-16 | Sony Corp | 半導体装置及びその製造方法 |
-
1991
- 1991-08-28 JP JP21570491A patent/JP2663757B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555399A (ja) | 1993-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970520 |
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