JP2650636B2 - 電子楽器のデータ発生装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電子楽器のデー
タ発生装置に関し、例えば波形データやエンベロープデ
ータ、音色パラメータデータその他各種パラメータデー
タの発生のために使用することができるものであり、デ
ータの記憶法を改良し、それに伴い読出し法を改良し、
データ記憶装置の効率的利用が図れるようにしたもので
ある。

【０００２】

【従来の技術】データ記憶装置の効率的利用を図るため
に従来考えられていることは、主に、そこに記憶するデ
ータの表現形式を、単なるＰＣＭ形式ではなく、圧縮し
たデータ表現形式で表わすことである。例えば特開昭６
２−２４２９９３号においては、線形予測法により圧縮
したデータ表現形式で楽音波形データを記憶することが
示されている。在来のＰＣＭ形式のデータを記憶したデ
ータ記憶装置は勿論のこと、上記のようなデータ圧縮法
を採用したデータ記憶装置においても、従来は、個々の
記憶アドレスに１対１でデータを記憶し、そこに記憶す
るデータのデータ長（データサイズつまり１つのデータ
を構成するビット数のこと）は、一定値に固定されてい
た。例えば、１アドレス１６ビットのアドレスには１６
ビットのデータ長で１つのデータが記憶されるのが普通
である。また、メモリの特殊な使い方として、例えば、
１アドレス１６ビットのアドレスを８ビットづつ２分割
し、それぞれに異なる８ビットデータを記憶することが
行なわれることもある。しかし、その場合でも、記憶す
るデータは８ビットなら８ビットの固定データ長からな
るデータである。

【０００３】また、特開平１−１５８５４６号において
は、メモリに記憶するデータのブロックサイズを可変長
とし、各ブロックのサイズを示すブロックサイズ情報を
そのブロックの先頭のエリアに記憶するようにしたこと
が示されている。特開昭６３−２３６４１５号において
は、メモリに記憶する個別のデータのサイズをブロック
単位で可変長とし、各ブロック毎のデータ重みを示すス
ケールデータをそのブロックの先頭のエリアに記憶する
ようにしたことが示されている。

【０００４】

【発明が解決しようとする課題】上述のように、従来
は、データを固定データ長で記憶することが主流であ
り、有効ビット数が固定データ長よりも少ないデータに
おいては、記憶素子が無駄に費やされていた。例えば、
１６ビットの固定データ長で最大振幅値をカバーし得る
ようにして楽音波形データを記憶した場合、振幅値が小
さなサンプル点においては、有効ビット数が僅か２，３
ビットしかない場合があり、そのような場合は１アドレ
スにつき１３，１４ビットの記憶素子が無駄に費やされ
る。このように無駄に費やされる記憶素子数は、記憶装
置全体で合計してみると無視できない量になり、全体で
みると記憶装置の効率的な利用を妨げ、回路規模の縮小
化とコストの低減化を妨げる要因になる。

【０００５】また、上述のようにデータをブロック単位
で可変ビット長で記憶することも考えられているが、そ
の場合は、データサイズを指定するデータあるいは上記
スケールデータなどの一種の制御データを、そのブロッ
クの先頭のアドレスに記憶しておかねばならい故に、制
御データのために１アドレスを使用しなければならない
と共に、制御データの読出しのために、本来のデータ読
出しとは別途に読出しを行わねばならず、メモリアクセ
ス回数がその分増してしまい、全体としてのメモリアク
セス効率が低下してしまうことになる。この発明は上述
の点に鑑みてなされたもので、無駄に費やされる記憶素
子数をできるだけ少なくし、記憶装置の効率的な利用を
図ることができるようにすると共に、本来のデータと共
にそれとは別のデータ（例えば上記のような制御デー
タ）を同じメモリに記憶するような場合に記憶場所の節
約を図ると共にメモリアクセス効率も改善できるように
した、電子楽器のデータ発生装置を提供しようとするも
のである。

【０００６】

【課題を解決するための手段】 この発明に係る電子楽
器のデータ発生装置は、第１のデータと第２のデータを
混在して記憶するものであり、該第２のデータは複数ビ
ットからなり、かつ複数部分に分割され、各部分が複数
の第１のデータの間で分離して記憶されているものであ
る記憶手段と、前記記憶手段に記憶したデータを読み出
す読出し手段と、前記読出し手段により読み出されたデ
ータから第１のデータと第２のデータの部分とを分離す
るデータ分離手段と、前記データ分離手段により分離さ
れた第１のデータを出力する第１の出力手段と、前記デ
ータ分離手段により分離された第２のデータの各部分を
集めることにより、完成された第２のデータを再生し、
該再生された第２のデータを出力する第２の出力手段と
を具えたものである。

【０００７】この発明によれば、第２のデータは複数部
分に分割され、複数の第１のデータの間で分離して記憶
されるので、複数の第１のデータの間で隠された状態と
なっている。このような第２のデータの記憶法は、第１
のデータのビット数やメモリアドレスのビット数など様
々な都合に合わせて、適当な空き位置に第２のデータの
各部分を効率的に押し込むことを可能にするので、記憶
装置の効率的な利用を促進する上で有利である。分離さ
れた状態で記憶された第２のデータの各部分は、第１の
データと混在した状態で、読み出される。データ分離手
段は、読み出されたデータから第１のデータと第２のデ
ータの部分とを分離する。この分離は、所定のビット数
毎に第１のデータと第２のデータの部分とを分離する
か、あるいは分離すべき位置をマーキングしておく等の
適当な手段により実現可能である。その結果、第１のデ
ータのみを取り出すことができると共に、第２のデータ
の各部分を抽出して取り出すことができる。取り出され
た第１のデータは第１の出力手段を介して出力される。
また、抽出された第２のデータの各部分を集めることに
より、完成された第２のデータを再生することができ、
第２の出力手段を介して出力する。

【０００８】このように、分割された第２のデータの各
部分を複数の第１のデータの間に混在させて記憶してお
き、この第１及び第２のデータが混在したデータを読み
出し、読み出したデータから第１のデータと第２のデー
タとを分離して出力するようにしたので、第２のデータ
を第１のデータとは別に読み出す必要がなく、メモリア
クセス効率を向上させることができる。 例えば、一般に
固定ビットサイズからなるアドレス位置に可変ビット長
のデータを第１のデータとして記憶する場合、１アドレ
スの全ビットが第１のデータによって記憶されることな
く、空きビットが適宜生じることになるが、そのような
空きビットに分割された第２のデータの一部分を記憶さ
せることが行えるようになる。これにより、本来のデー
タ（第１のデータ）と共にそれとは別のデータ（第２の
データ、例えば上記のような制御データ）を同じメモリ
に記憶するような場合に、第２のデータのために１アド
レスを確保する必要がない故に、記憶場所の節約を図る
ことができるようになる、という利点を有すると共に、
第２のデータのために特別にメモリアクセスすることな
く、第１のデータの読出しのためにメモリアクセスした
ときに一緒に第２のデータの一部分を読み出すことがで
きる故に、メモリアクセス効率も向上することができ
る、という利点を有する。

【０００９】この発明の実施の態様において、前記分離
された第２のデータの一つの部分は１ビットからなるも
のであってもよいし、あるいは複数ビットからなるもの
であってもよい。例えば、後述する実施例との対応を示
すと、第１のデータに相当するものは各サンプル毎の複
数ビットからなる波形データであり、第２のデータに相
当するものは１ビット毎に４つの部分に分割された隠れ
ビットＨＢ０〜ＨＢ３からなる情報（４ビットの隠れ情
報）であり、これらが図３に示すようにメモリに記憶さ
れる。実施例においては、波形データは、図２に示すよ
うに、フレーム単位で可変ビット長であり、或るフレー
ムに対応して分割記憶された隠れビットＨＢ０〜ＨＢ３
は、次のフレームについての波形データのビット長を示
している。

【００１０】

【発明の実施の形態】以下、添付図面を参照してこの発
明の実施の形態を詳細に説明しよう。図１はこの発明の
一実施例に係る電子楽器の全体構成を示すブロック図で
ある。この実施例においては、この発明に係るデータ発
生装置は、楽音波形発生装置として適用されている。つ
まり、ＲＯＭからなる波形メモリ１０において、この発
明の一実施例に従うフォーマットでデータが記憶されて
おり、この波形メモリ１０からこの発明の一実施例に従
う手法でデータを読み出し、再生を行なう。

【００１１】〈可変データ長及び隠れビットの説明〉ま
ず、波形メモリ１０に記憶するデータのデータフォーマ
ットの一例につき図２を参照して説明する。図２は或る
１つの音色に対応する楽音波形データのデータフォーマ
ットを示したもので、１６サンプル点分のデータ群毎に
１フレームとして区分している。これらのデータのデー
タ長は、一定ではなく、任意であるが、この実施例で
は、同一フレーム内の１６サンプル点分のデータに関し
てはデータ長が共通している。図２では、フレーム０に
所属する波形データのサイズつまりデータ長は１１ビッ
トであり、フレーム１では１０ビット、フレーム２では
１２ビットである。更に、この実施例では、１フレーム
内の先頭の４つのサンプル点のデータに関しては、本来
の波形データのほかに、「隠れ情報」のための「隠れビ
ット」ＨＢ０〜ＨＢ３をそれぞれ１ビット余分に持って
いる。従って、これらの隠れビットＨＢ０〜ＨＢ３を持
つサンプル点では、同一フレーム内の他のサンプル点に
比べて、データ長が実質的に１ビット多い。しかし、こ
のような隠れビットＨＢ０〜ＨＢ３を持たなければ、す
なわち実質的な波形データのサイズでは、同一フレーム
内では一定のサイズである。

【００１２】各隠れビットＨＢ０〜ＨＢ３は、それらが
分離されたままの状態では、明らかな意味を提示せず、
情報の内容が隠されたままであるが、それらを寄せ集め
て４ビットの情報としてまとめると、「隠れ情報」の内
容があらわにされる。この実施例ではこのような「隠れ
情報」としてデータ長を指示する情報が割当てられてい
る。詳しくは、或るフレームの「隠れ情報」として、そ
の次のフレームの波形データのデータ長を指示する情報
が割当てられている。各隠れビットの２進コードづけの
重みは、ＨＢ３が最上位、以下ＨＢ２，ＨＢ１，ＨＢ０
の順である。図２の例では、フレーム０の隠れビットＨ
Ｂ３〜ＨＢ０の内容は“１０１０”であり、次フレーム
１のデータ長＝１０ビットを指示する。また、フレーム
１の隠れビットＨＢ３〜ＨＢ０の内容は“１１００”で
あり、次フレーム２のデータ長＝１２ビットを指示す
る。なお、最初のフレーム０に関しては、それに先行す
るフレームがないので、音色データメモリ等の別途のメ
モリにおいて、イニシャルデータとしてそのデータ長を
指示する情報を記憶しておくなど、その他適宜の方策を
講ずればよい。

【００１３】〈データの記憶形式の説明〉図３は、図２
のようなフォーマットからなる可変データ長のデータを
実際に波形メモリ１０に記憶する場合のメモリフォーマ
ットの一例を示すものである。図３の場合、メモリ１０
の記憶アドレスのサイズすなわちデータ長は１アドレス
につき１６ビットに固定されており、各アドレスはアド
レス信号によってアクセスされる。１アドレスにつき１
サンプル点のデータが記憶されるのではなく、可変デー
タ長のデータが適宜詰めて記憶される。例えば、アドレ
スＡ０の最下位ビットにサンプル点０の波形データに伴
う隠れビットＨＢ０が記憶され、その上位１１ビットに
サンプル点０の波形データが記憶され、その上位１ビッ
トにサンプル点１の波形データに伴う隠れビットＨＢ１
が記憶され、その上位３ビットにサンプル点１の波形デ
ータの下位３ビットが記憶される。また、サンプル点１
の波形データの残りの上位８ビットは、アドレスＡ１の
下位８ビットに記憶される。以下図に示すように各サン
プル点の波形データと隠れビットのデータとが詰めて記
憶される。図３において、アドレス領域内に記された数
字はそこに記憶する波形データのサンプル点番号を示
し、斜線を付した部分は隠れビットを記憶する領域を示
す。このように効率的にデータを詰め込んでメモリに記
憶させるために、１つのデータが適宜分割され、複数の
アドレスにまたがって記憶されるようになっている。

【００１４】波形メモリ１０に記憶する波形データの符
号化方式はどのようなものでよいが、図１の実施例にお
いては線形予測符号化方式（ＬＰＣ）でデータ圧縮した
ものを記憶している。また、波形メモリ１０に記憶する
波形データは、１周期波形のデータであってもよいし、
複数周期波形のデータであってもよい。周知のように、
１周期波形のデータを記憶している場合はこれを繰返し
読み出すことにより複数周期の楽音波形データを得るこ
とができる。また、複数周期波形のデータを記憶する場
合は、発音開始から終了までの全波形のデータを記憶し
てもよいし、アタック部の全波形のデータと持続部の複
数周期波形のデータを記憶するようにしてもよい。発音
開始から終了までの全波形のデータを記憶している場合
は、各サンプル点の波形データをスタートアドレスから
始めて順次１通り読み出せばよい。アタック部の全波形
のデータと持続部の複数周期波形のデータを記憶してい
る場合は、アタック部の全波形のデータをスタートアド
レスから始めて順次１通り読み出した後、持続部の複数
周期波形のデータを繰返し読み出すようにすればよい。
このような読み出し制御は公知であるため特に詳しく示
さない。説明の便宜上、図１の実施例では、前者の場合
について読み出しアドレス制御回路が示されているもの
としている。

【００１５】〈全体構成の説明〉図１について説明する
と、鍵盤１１は発生すべき楽音の音高を指定するための
複数の鍵を具備しており、音色選択操作子１２は発生す
べき楽音の音色を指定するための複数の操作子を具備し
ている。マイクロコンピュータ１３は鍵盤１１と音色選
択操作子１２を走査し、押鍵、離鍵を検出すると共に、
音色選択状態を検出し、押鍵情報を複数（この例では８
とする）の楽音発生チャンネルのいずれかに割当てる処
理を行なう。マイクロコンピュータ１３は、各チャンネ
ルに割当てた鍵を示すキーコードＫＣと該割当て鍵が押
鍵され続けているか又は離鍵されたかを示すキーオン信
号ＫＯＮとを各チャンネル毎に出力し、また選択された
音色を示す音色番号データＴＮや押鍵タッチを示すタッ
チデータＴＤを出力する。マイクロコンピュータ１３の
出力は、インタフェース１４を介して音源回路に与えら
れる。インタフェース１４は、各チャンネルに割当てた
鍵のキーコードＫＣとキーオン信号ＫＯＮとを所定のチ
ャンネル時分割タイミングに従って時分割的に出力し、
また選択された音色の音色番号データＴＮやタッチデー
タＴＤを出力する。図においてインタフェース１４の右
側に示された音源回路では、インタフェース１４から与
えられたデータに基づき８チャンネル時分割で様々な処
理を行ない、８チャンネル分の楽音波形信号を時分割発
生する。

【００１６】Ｆナンバ発生回路１５は、インタフェース
１４から与えられるキーコードＫＣに応じて、発生すべ
き楽音の音高周波数に対応する定数であるＦナンバＦＮ
を発生するもので、例えばＲＯＭ若しくはテーブルから
なる。このＦナンバは累算器１６で繰返し累算され、適
宜の桁からの桁上げ信号がノートクロックパルスＮＣＬ
として出力される。このノートクロックパルスＮＣＬは
発生すべき楽音の音高周波数に対応しており、１パルス
毎にサンプル点インクリメントを指示する。このノート
クロックパルスＮＣＬすなわちサンプル点インクリメン
トは、１パルスにつき波形メモリ１０に対する１サンプ
ル点分のデータ読出し命令である。クロック及びタイミ
ング信号発生回路１７は、システムクロックパルス
φ₁，φ₂及びその他各種のタイミング信号ＴＭＳを発生
し、各回路に供給すると共に、インタフェース１４から
与えられるキーオン信号ＫＯＮに基づきキーオンパルス
ＫＯＮＰ１，ＫＯＮＰ２とキーオフパルスＫＯＦＰを形
成し、出力する。システムクロックパルスφ₁，φ₂は２
相クロックであり、１周期が１チャンネルのタイムスロ
ット幅に対応する。キーオンパルスＫＯＮＰ１は、キー
オン信号ＫＯＮが“０”から“１”に立ち上がったとき
つまり押鍵開始時に、該当チャンネルのタイムスロット
で１度だけ“１”になるパルスである。キーオンパルス
ＫＯＮＰ２は、キーオンパルスＫＯＮＰ１が“１”にな
った次の時分割チャンネルサイクルで、該当チャンネル
のタイムスロットで１度だけ“１”になるパルスであ
る。キーオフパルスＫＯＦＰは、キーオン信号ＫＯＮが
“１”から“０”に立ち下がったときつまり離鍵時に、
該当チャンネルのタイムスロットで１度だけ“１”にな
るパルスである。これらのパルスは、キーオンやキーオ
フに同期した処理を制御するために、各回路に与えられ
る。

【００１７】パラメータデータ発生回路１８は、インタ
フェース１４から与えられる音色番号データＴＮやタッ
チデータＴＤ、キーコードＫＣに基づき、楽音の音色を
設定したり、タッチコントロールを行なったり、キース
ケーリングを行なったりするための各種のパラメータデ
ータを発生する。選択された音色、鍵タッチ及びキース
ケーリングを考慮して発生されるパラメータデータの一
例を示すと、エンベロープを設定するためのエンベロー
プ設定データＥＶＤ、波形読出し開始アドレスを指定す
るスタートアドレスデータＳＡ、最初のフレームのデー
タ長を指示するイニシャルデータ長データＩＬＥＮＧ、
線形予測コードにより圧縮された波形データをＰＣＭコ
ードに復調するためのＬＰＣ係数データＬＰＣＰなどが
ある。エンベロープ発生器１９は、キーオンパルスＫＯ
ＮＰ１，ＫＯＮＰ２とキーオフパルスＫＯＦＰ及びエン
ベロープ設定データＥＶＤに基づき、各チャンネル毎に
時分割的にエンベロープ波形データＥＤを作成し、出力
する。

【００１８】データ取り出し再生部２０は、累算器１６
から与えられるノートクロックパルスＮＣＬに応じて、
波形メモリ１０から読み出すべきデータのサンプル点番
号を特定するサンプル点インクリメントを行ない、この
サンプル点番号と該読み出すべきデータのデータ長とか
ら該読み出すべきデータが記憶されているアドレスを特
定し、アドレス信号ＣＡを生成する。このアドレス信号
ＣＡは、１音色に対応する波形データを記憶した領域内
の相対アドレスであるので、これに対して絶対アドレス
であるスタートアドレスデータＳＡを加算器２１で加算
することにより、生成したアドレス信号ＣＡを絶対アド
レス信号ＡＤに変換し、これを波形メモリ１０にアドレ
ス入力する。読出しアドレス制御回路２２はパラメータ
データ発生回路１８から発生されたスタートアドレスデ
ータＳＡを入力し、該スタートアドレスデータＳＡを加
算器２１に与える。発音開始から終了までの全波形のデ
ータを波形メモリ１０に記憶し、これを１通りだけ読み
出す場合は、読出しアドレス制御回路２２は単にスター
トアドレスデータＳＡを加算器２１に与えるだけの働き
しかしないが、アタック部の全波形のデータと持続部の
複数周期波形のデータを波形メモリ１０に記憶し、アタ
ック部の全波形のデータをスタートアドレスから始めて
順次１通り読み出した後、持続部の複数周期波形のデー
タを繰返し読み出すようにする場合は、読出しアドレス
制御回路２２はもっと複雑なアドレス制御を行なう。し
かし、この点は公知であるので、詳しく説明しない。

【００１９】波形メモリ１０は、入力されたアドレス信
号ＡＤに応じて、１つの記憶アドレスから１６ビット構
成の記憶データを読み出す。また、データ取り出し再生
部２０は、波形メモリ１０から読み出された１６ビット
構成のデータＲＤを入力し、可変データ長からなる必要
な１サンプル点分のデータをそこから取り出す。また、
必要な１サンプル点分のデータが複数アドレスにまたが
って記憶されている場合は、その複数アドレスから読み
出されたデータの中から必要なデータをつなぎ合わせて
それを取り出す。更に、データ取り出し再生部２０は、
波形メモリ１０から読み出された１６ビット構成のデー
タの中から「隠れビット」のデータを抜き出し、これら
をつなぎ合わせて４ビットからなるデータＨＢ０〜ＨＢ
３の一揃いを提供し、「隠れ情報」として波形メモリ１
０に記憶されていたデータ長指示データＬＥＮＧをあら
わにする。このデータ長指示データＬＥＮＧを利用し
て、波形メモリ１０から読み出された１６ビット構成の
データの中から、可変データ長からなる１サンプル点分
のデータを、取り出す処理を行なう。なお、最初のフレ
ームでは、パラメータデータ発生回路１８からのイニシ
ャルデータ長データＩＬＥＮＧを利用して、上記１サン
プル点分の可変長データの取り出しを行なう。

【００２０】以上のようにして取り出された１サンプル
点分の波形データは、この実施例では、ＬＰＣ符号化方
式によりデータ圧縮されているものである。そこで、こ
のデータ取り出し再生部２０により取り出されたＬＰＣ
符号化波形データＣＷＤを、圧縮データ復調回路２３に
入力し、通常のＰＣＭ符号化された波形データＷＤに復
調する。この波形データＷＤは乗算器２４でエンベロー
プ発生器１９からのエンベロープ波形データＥＤにより
乗算され、音量振幅レベルがエンベロープ波形に従って
制御される。乗算器２４に至るまでの波形データの再生
・制御は各チャンネル時分割で行なわれており、このり
乗算器２４の出力をチャンネル累算器２５で１チャンネ
ル時分割サイクルの間で各チャンネル同士で累算し、全
チャンネルの楽音波形データを合計する。この出力がデ
ィジタル／アナログ変換器２６でアナログ信号に変換さ
れ、サウンドシステム２７を経て音響的に発音される。

【００２１】〈データ取り出し再生部２０の詳細説明〉
図４はデータ取り出し再生部２０の内部構成例を示すブ
ロック図であり、１サンプル点ごとのデータ読出しを命
令するノートクロックパルスＮＣＬは、サンプルカウン
タ３０、データ長カウンタ３２、アドレスカウンタ３
３、データ位置再生回路３４、隠れビット再生回路３
７、データ長レジスタ３８にそれぞれ入力される。サン
プルカウンタ３０は、ノートクロックパルスＮＣＬをカ
ウントし、再生すべきサンプル点の番号を１フレーム内
の相対番号にて指示するサンプルナンバＳＮを出力す
る。この詳細例は図５に示されており、サンプルカウン
タ３０は、加算器４０と、加算器４０の加算結果を各チ
ャンネル毎に時分割タイミングに同期して動的に記憶す
る８ステージ／４ビットのシフトレジスタ４１と、シフ
トレジスタ４１の出力をゲートするゲート４２とを具え
ている。ゲート４２の出力が加算器４０に入力され、加
算器４０の他の入力に加わるノートクロックパルスＮＣ
Ｌと加算される。ゲート４２の出力がサンプルナンバＳ
Ｎとして出力される。この４ビットのサンプルナンバＳ
Ｎは、１フレーム内の相対的サンプル番号０〜１５を特
定する。また、ゲート４２は、第２のキーオンパルスＫ
ＯＮＰ２によって閉じられるが、それ以外のときは開か
れている。なお、シフトレジスタ４１のブロック中の表
示「８Ｄ」は、８ステージであることを示しており、前
述の２相のシステムクロックパルスφ₁，φ₂によってチ
ャンネル時分割タイミングに同期してシフト制御され
る。「８Ｄ」と記された他のシフトレジスタについても
同様である。この構成により、サンプルカウンタ３０
は、第２のキーオンパルスＫＯＮＰ２によって押鍵当初
に一旦クリアされ、以後、ノートクロックパルスＮＣＬ
をカウントし、再生すべきサンプル点の番号を１フレー
ム内の相対番号０〜１５にて指示するサンプルナンバＳ
Ｎを生成する。

【００２２】生成されたサンプルナンバＳＮは隠れビッ
ト制御信号発生回路３１に入力される。隠れビット制御
信号発生回路３１は、隠れビットＨＢ０〜ＨＢ３が割当
てられている１フレーム内の最初の４つのサンプル点を
認識し、かつ、フレームの最後のサンプル点を認識する
ものである。この詳細例は図５に示されており、４ビッ
トのサンプルナンバＳＮの内最上位２ビットＳ３，Ｓ２
を入力したノアゲート４３と、全ビットＳ３，Ｓ２，Ｓ
１，Ｓ０を入力したアンドゲート４４とを含んでいる。
１フレーム内の最初の４つのサンプル点においては、サ
ンプルナンバＳＮの内最上位２ビットＳ３，Ｓ２はいず
れも“０”であり、ノアゲート４３の出力は“１”であ
るが、それ以外のときはノアゲート４３の出力は“０”
である。このノアゲート４３の出力が隠れビット制御信
号ＨＣ１として他の回路に与えられ、この信号ＨＣ１が
“１”のとき隠れビットＨＢ０〜ＨＢ３が割当てられて
いるサンプル点であることを示す。フレームの最後のサ
ンプル点ではサンプルナンバＳＮの全ビットが“１”で
あり、アンドゲート４４の出力が“１”となり、これが
フレーム変化信号ＨＣ２として他の回路に与えられる。
データ長カウンタ３２は、データ長レジスタ３８から出
力されるデータ長指示データＬＥＮＧを入力し、これを
ノートクロックパルスＮＣＬのタイミング毎に累算する
モジュロ１６のカウンタである。このモジュロ数１６
は、メモリ１０における１アドレスのビット数１６に対
応している。従って、データ長カウンタ３２のカウント
値は、メモリアドレスにおける可変長データの境目を指
示している。

【００２３】この詳細例は図６に示されており、データ
長カウンタ３２は、加算器４５と、加算器４５の加算結
果を「１」入力に入力したセレクタ４６と、セレクタ４
６の出力を入力して各チャンネル毎に時分割タイミング
に同期して動的に記憶する８ステージ／４ビットのシフ
トレジスタ４７と、シフトレジスタ４７の出力をゲート
するゲート４８とを具えている。ゲート４８の出力が加
算器４５に入力され、加算器４５の他の入力に加わるデ
ータ長指示データＬＥＮＧと加算される。また、ゲート
４８の出力はセレクタ４６の「０」入力に入力される。
ゲート４８は、第２のキーオンパルスＫＯＮＰ２によっ
て閉じられるが、それ以外のときは開かれている。セレ
クタ４６は、ノートクロックパルスＮＣＬが生じたとき
（“１”のとき）「１」入力に加わる加算器４５の加算
結果を選択し、生じていないとき（“０”のとき）
「０」入力に加わるカウント値を選択し、保持する。

【００２４】この構成により、データ長カウンタ３２
は、第２のキーオンパルスＫＯＮＰ２によって押鍵当初
に一旦クリアされ、以後、ノートクロックパルスＮＣＬ
が生じる毎にデータ長指示データＬＥＮＧを累算する。
なお、データ長指示データＬＥＮＧは波形データ部分の
正味のデータ長を指示し、隠れビットＨＢ０〜ＨＢ３を
含むデータ長を指示していない。そこで、隠れビットＨ
Ｂ０〜ＨＢ３を含むサンプル点で実際のデータ長が加算
されるようにするために、前述の隠れビット制御信号Ｈ
Ｃ１を加算器４５のキャリィイン入力Ｃｉｎに入力し、
隠れビット分として１加算するようになっている。デー
タ長カウンタ３２のカウント出力はゲート４８から出力
され、これがプル・アウト・ポインタ（取り出しポイン
タ）ＰＯＰとして他の回路に与えられる。このプル・ア
ウト・ポインタＰＯＰは、取り出すべき１サンプル点の
データの最下位のビットが位置している記憶アドレス中
のビット位置を指示している。

【００２５】例えば、図３の例の場合、最初のサンプル
点０のプル・アウト・ポインタＰＯＰは、キーオンパル
スＫＯＮＰ２によるクリアにより「０」つまり記憶アド
レスの最下位ビット０を指示する。次にノートクロック
パルスＮＣＬのタイミングが到来すると、データ長指示
データＬＥＮＧの１１と隠れビット制御信号ＨＣ１によ
る１が加算器４５で加算され、ＰＯＰ＝１２となり、記
憶アドレスのビット１２を指示する。次にノートクロッ
クパルスＮＣＬのタイミングが到来すると、１２＋１２
＝２４であるから、加算器４５でキャリィアウト出力Ｃ
ｏｕｔに“１”が生じ、加算結果が８となり、記憶アド
レスのビット８を指示する。このように、プル・アウト
・ポインタＰＯＰは、取り出すべき１サンプル点のデー
タの最下位のビットが位置している記憶アドレス中のビ
ット位置を指示する。加算器４５のキャリィアウト出力
Ｃｏｕｔの信号は、アドレスインクリメントパルスＡＤ
ＩＮＣとしてデータ長カウンタ３２から出力される。ア
ドレスカウンタ３３は、このアドレスインクリメントパ
ルスＡＤＩＮＣとノートクロックパルスＮＣＬとに基づ
き、波形メモリ１０を読み出すためのアドレスカウント
を行ない、読出しアドレスの相対値であるアドレス信号
ＣＡを出力する。ノートクロックパルスＮＣＬのタイミ
ングで生じたアドレスインクリメントパルスＡＤＩＮＣ
を有効なアドレスインクリメントパルスとして、アドレ
スを１カウントアップする。

【００２６】この詳細例は図６に示されており、アドレ
スカウンタ３３は、ノートクロックパルスＮＣＬを遅延
する８ステージ／１ビットのシフトレジスタ４９と、こ
のシフトレジスタ４９の出力とアドレスインクリメント
パルスＡＤＩＮＣとを入力したアンドゲート５０と、ア
ンドゲート５０の出力を一方に入力した加算器５１と、
加算器５１の加算結果をゲートするゲート５２と、この
ゲート５２の出力を入力して各チャンネル毎に時分割タ
イミングに同期して動的に記憶する８ステージ／２２ビ
ットのシフトレジスタ５３とを具えている。シフトレジ
スタ５３の出力が加算器５１に入力され、アンドゲート
５０の出力と加算される。また、キーオンパルスＫＯＮ
Ｐ１，ＫＯＮＰ２がノアゲート５４に入力され、その出
力によりゲート５２が制御される。データ長カウンタ３
２において、加算器４５からキャリィアウト出力が生じ
るタイミングは、シフトレジスタ４７による遅れによ
り、ノートクロックパルスＮＣＬのタイミングよりも８
システムクロック分遅れるので、これに合わせるため
に、シフトレジスタ４９でノートクロックパルスＮＣＬ
を８システムクロック分遅らせているのである。従っ
て、ノートクロックパルスＮＣＬのタイミングでデータ
長指示データＬＥＮＧを加算した結果、アドレスインク
リメントパルスＡＤＩＮＣが生じると、アンドゲート５
０の出力が“１”となり、アドレスカウンタ３３で１ア
ドレスカウントアップする。アドレスカウンタ３３で
は、ゲート５２の出力がアドレス信号ＣＡとして出力さ
れる。

【００２７】例えば、図３の例の場合、最初はキーオン
パルスＫＯＮＰ１，ＫＯＮＰ２によるクリアによりアド
レス信号ＣＡは「０」つまり記憶アドレスＡ０を指示
し、このアドレスＡ０に記憶されている１６ビットのデ
ータが読み出される。次にノートクロックパルスＮＣＬ
のタイミングが到来すると、データ長カウンタ３２の加
算器４５の加算出力は前述のように１２となり、これが
セレクタ４６で選択されてシフトレジスタ４７に入り、
その８システムクロック後に、ＰＯＰ＝１２が出力され
る。このとき加算器４５では１２が更に加算されてキャ
リィアウト出力Ｃｏｕｔが“１”となり、アドレスイン
クリメントパルスＡＤＩＮＣの“１”と８システムクロ
ック遅延されたノートクロックパルスＮＣＬとがアンド
ゲート５０に加わり、アドレスカウンタ３３がカウント
アップされる。従って、アドレス信号ＣＡは「１」つま
り記憶アドレスＡ１を指示し、このアドレスＡ１に記憶
されている１６ビットのデータが読み出される。一方、
セレクタ４６では加算器４５の出力は選択されず、デー
タ長カウンタ３２の出力ＰＯＰは１２を維持する。

【００２８】ここで理解できるように、２つのアドレス
Ａ０，Ａ１にまたがって記憶されているサンプル番号１
のデータに関しては、プル・アウト・ポインタＰＯＰは
該データの最下位ビットが位置しているアドレスＡ０に
おけるビット１２を指示し、アドレスカウンタ３３の出
力アドレス信号ＣＡはその次のアドレスＡ１を指定す
る。つまり、アドレス信号ＣＡの方がプル・アウト・ポ
インタＰＯＰよりも１アドレス先行している。これは、
追って説明されるように、データ位置再生回路３４で
は、２つのアドレスにまたがって記憶されている１サン
プル点分のデータを再生するために、波形メモリ１０か
ら読み出された前のアドレスのデータを一時保持してお
り、プル・アウト・ポインタＰＯＰは、そのように一時
保持した前アドレスの読出しデータに対して、取り出す
べきデータの最下位ビットを指示するようになっている
ためである。データ位置再生回路３４は、波形メモリ１
０から読み出された１６ビット構成のデータＲＤを入力
し、（ａ）２つのアドレスにまたがって記憶されている
１サンプル点分のデータを１揃いにまとめて再生する機
能を果すと共に、また、（ｂ）可変データ長のデータの
最下位ビットに合わせてデータのビット位置を揃える処
理を行なうことにより、１６ビット構成のデータの中か
ら可変データ長の１サンプル点分のデータの必要な部分
のみを取り出すための前処理を行なう機能を果すもので
ある。

【００２９】この詳細例は図７に示されており、データ
位置再生回路３４は、３２ビット並列入力／１６ビット
並列出力のシフタ５５を含んでいる。シフタ５５の上位
１６ビット入力には、波形メモリ１０から読み出された
１６ビット構成のデータＲＤが直接入力される。この読
出しデータＲＤはセレクタ５６の「０」入力に加わり、
セレクタ５６の出力は８ステージ／１６ビットのシフト
レジスタ５７に入力され、シフトレジスタ５７の出力が
セレクタ５６の「１」入力に加わると共にシフタ５５の
下位１６ビット入力に与えられる。ノートクロックパル
スＮＣＬとキーオンパルスＫＯＮＰ１がノアゲート５８
に加わり、ノアゲート５８の出力信号が“０”のときセ
レクタ５６の「０」入力を選択し、“１”のとき「１」
入力を選択する。シフタ５５の制御入力には、図６のデ
ータ長カウンタ３２からプル・アウト・ポインタＰＯＰ
が入力される。このプル・アウト・ポインタＰＯＰは、
シフタ５５の３２ビット並列入力データのうち１６ビッ
ト並列出力データとして取り出すべきデータの最下位ビ
ットに該当するビットを指示する。例えば、ＰＯＰ＝０
であれば、３２ビット並列入力データの最下位ビットを
１６ビット並列出力データの最下位ビットとして、そこ
から上の１６ビットデータを取り出す。また、ＰＯＰ＝
１であれば、３２ビット並列入力データの下から２ビッ
ト目を１６ビット並列出力データの最下位ビットとして
そこから上の１６ビットデータを取り出す。また、ＰＯ
Ｐ＝１２であれば、３２ビット並列入力データの下から
１３ビット目を１６ビット並列出力データの最下位ビッ
トとしてそこから上の１６ビットデータを取り出す。

【００３０】シフタ５５の３２ビット並列入力のうち、
上位１６ビットは波形メモリ１０から現在読み出してい
るデータＲＤであり、シフトレジスタ５７から入力され
る下位１６ビットはその１つ前のアドレスから読み出し
たデータである。従って、２つのアドレスの読み出しデ
ータがシフタ５５に並べられるようになっており、１サ
ンプル点のデータを２つのアドレスにまたがって記憶し
ている場合は、シフタ５５に並べられた２つのアドレス
の合計３２ビットの並列データの中から必要な１サンプ
ル点のデータを取り出すことができるようになってい
る。また、プル・アウト・ポインタＰＯＰは可変データ
長のデータの最下位ビットを指示しているため、このプ
ル・アウト・ポインタＰＯＰによって１６ビット並列出
力データの最下位ビットとして取り出すべきデータの入
力ビット位置を指示することにより、可変データ長のデ
ータの最下位ビットに合わせてデータのビット位置を揃
える処理を行なうことができ、これにより、１６ビット
構成のデータの中から可変データ長の１サンプル点分の
データの必要な部分のみを取り出すための前処理を行な
うことができる。

【００３１】図３により一例を示すと、第１のキーオン
パルスＫＯＮＰ１が生じたとき、図６のアドレスカウン
タ３３がクリアされることにより、アドレス信号ＣＡが
「０」となり、アドレスＡ０からデータが読み出され、
このとき、ノアゲート５８の出力“０”によりセレクタ
５６でアドレスＡ０からの読出しデータＲＤを選択し、
シフトレジスタ５７にロードする。次のサイクルで、セ
レクタ５６はノアゲート５８の出力“１”によりシフト
レジスタ５７の出力を選択し、アドレスＡ０からの読出
しデータＲＤを記憶保持する。このときプル・アウト・
ポインタＰＯＰは「０」であり、シフタ５５の入力のう
ち下位１６ビットつまりシフトレジスタ５７に保持され
たアドレスＡ０からの読出しデータをそのまま選択出力
する。これはサンプル点０のデータを下位の１２ビット
にそっくり含んでいるものである。つまり、最初に取り
出すべきサンプル点０のデータの最下位ビットが１６ビ
ット出力の最下位ビットに合わせてそっくり取り出され
る。これを模式的に示すと図１０（ａ）のようである。

【００３２】次に、ノートクロックパルスＮＣＬが生ず
ると、前述のように、その８システムクロック後にプル
・アウト・ポインタＰＯＰは「１２」となり、アドレス
信号ＣＡはアドレスＡ１に切り換わる（図６参照）。し
かし、ノア回路５８に入力されるノートクロックパルス
ＮＣＬは遅延されていないため、このノートクロックパ
ルスＮＣＬによりノア回路５８の出力が“０”になると
きは、まだアドレス信号ＣＡは変わっていず、アドレス
Ａ０からの読出しデータＲＤがセレクタ５６で選択され
てシフトレジスタ５７に記憶される。従って、その８シ
ステムクロック後に、波形メモリ１０の読出しアドレス
がＡ１に変わり、シフタ５５の上位１６ビットにＡ１の
読出しデータＲＤが入力されるとき、シフタ５５の下位
１６ビットにはその前のアドレスＡ０の読出しデータが
シフトレジスタ５７から与えられる。こうして、２つの
相前後するアドレスの読み出しデータがシフタ５５の入
力にに並べられる。このとき、プル・アウト・ポインタ
ＰＯＰは「１２」であり、先行するアドレスＡ０におけ
るサンプル点１のデータの最下位ビットの位置を指示し
ている。これにより、サンプル点１のデータの最下位ビ
ットを最下位ビットしてそこから上の１６ビットのデー
タがシフタ５５から取り出される。これはサンプル点１
のデータを下位の１２ビットにそっくり含んでいるもの
であり、こうして、２つのアドレスに分離して記憶され
ていたサンプル点１のデータが一揃いに揃えられ、かつ
その最下位ビットが１６ビット出力の最下位ビットに位
置合わせされて出力される。これを模式的に示すと図１
０（ｂ）のようである。こうして、シフタ５５からは、
取り出すべき目的の可変データ長のデータを最下位ビッ
トから順にそのビット位置を揃えた１６ビット構成のデ
ータＤ１が出力される。この１６ビット構成のデータＤ
１は上位ビット側に不要なデータを含んでいることがあ
るので、まだ、目的の１サンプル分の可変データ長のデ
ータのみを取り出しているわけではない。そのため更な
る処理が必要である。

【００３３】図４に戻ると、データ位置再生回路３４の
シフタ５５から出力された上記データＤ１は、隠れビッ
ト分離回路３５を経由してデータ整合化回路３６に入力
される。隠れビット分離回路３５は、データＤ１が隠れ
ビットＨＢ０〜ＨＢ３を含んでいる場合はこれを分離
し、正味の波形データのみを取り出してデータＤ２とし
てデータ整合化回路３６に入力する。データ整合化回路
３６は、データＤ２から目的の１サンプル分の可変デー
タ長のデータのみを取り出すためのものである。隠れビ
ット分離回路３５で分離された１ビットの隠れビット可
能性信号ＨＢ（これはＨＢ０〜ＨＢ３のいずれか１つで
ある可能性のある信号である）は、隠れビット再生回路
３７に入力される。隠れビット再生回路３７は、隠れビ
ット分離回路３５から与えられる隠れビット可能性信号
ＨＢに基づき、４ビットからなる１揃いの隠れビットＨ
Ｂ０〜ＨＢ３を再生する。これにより、隠れビットＨＢ
０〜ＨＢ３の形で分離して記憶されていた４ビットの隠
れ情報ＨＤをあらわにする。前述の通り、この実施例で
は隠れ情報ＨＤとして次フレームのデータ長指示情報が
記憶されている。再生された隠れ情報ＨＤすなわち次フ
レームのデータ長指示情報はデータ長レジスタ３８に与
えられる。

【００３４】隠れビット分離回路３５及びデータ整合化
回路３６の詳細例は図８に示されており、隠れビット再
生回路３７及びデータ長レジスタ３８の詳細例は図９に
示されている。この実施例では正味の波形データのデー
タ長すなわちサイズは、２ビットから１５ビットの範囲
で可変長であるとしている。従って、有効データの最大
データ長は、隠れビットを含む場合１６ビット、含まな
い場合１５ビットである。従って、隠れビットを含むこ
とがあるデータＤ１の有効データの最大データ長は１６
ビットであり、そのため、このデータＤ１を１６ビット
構成で取り出している。また、隠れビット分離後のデー
タＤ２の有効データの最大データ長は１５ビットであ
る。また、１サンプル分の可変長の波形データの最上位
ビットは符号ビットであるとしている。

【００３５】図８において、隠れビット分離回路３５
は、データＤ１の下位１５ビットを「０」入力に入力
し、該データＤ１の上位１５ビットを「１」入力に入力
したセレクタ５９からなっている。セレクタ５９は、前
述の隠れビット制御信号ＨＣ１（図５参照）を選択制御
入力に入力し、ＨＣ１が“１”のとき「１」入力を選択
し、“０”のとき「０」入力を選択する。従って、隠れ
ビットＨＢ０〜ＨＢ３を含む１フレームの最初の４つの
サンプル点のデータを取り出すときは、ＨＣ１の“１”
により、データＤ１の上位１５ビットを選択し、最下位
１ビットにある隠れビットＨＢ０〜ＨＢ３を除外する。
この１５ビットのデータは、前述のように正味の波形デ
ータの有効ビットを確保するのに十分なデータである。
他方、隠れビットＨＢ０〜ＨＢ３を含まないサンプル点
のデータを取り出すときは、ＨＣ１の“０”により、デ
ータＤ１の下位１５ビットを選択する。この１５ビット
のデータもまた、前述のように正味の波形データの有効
ビットを確保するのに十分なデータである。こうして隠
れビットを分離した１５ビット構成の正味の波形データ
Ｄ２は、データ整合化回路３６に入力される。前述のよ
うに、このデータＤ２は、目的の１サンプル点の波形デ
ータだけでなく、その次のサンプル点の波形データも一
部含んでいることがあり得るものである。

【００３６】データ整合化回路３６では、データＤ２か
ら目的の１サンプル点の波形データだけを取り出すにあ
たっては、データサイズを可変長のままに取り出したの
では、後でのデータ処理に不都合があるので、１５ビッ
トの固定長のデータサイズに整合化するようにしてい
る。そのために、まずデータＤ２から目的の１サンプル
点の波形データだけを取り出し、次いで、取り出した１
サンプル点の波形データだけでは１５ビットの固定長の
データサイズを満たさない場合は、余った上位ビットす
べてに符号ビットを拡張する処理を行なうことにより、
可変長の目的の１サンプル点の波形データだけを取り出
しながらも全体のデータサイズは１５ビットの固定長に
整合化されるようにしている。図８のデータ整合化回路
３６において、データＤ２は符号ビット取り出し回路６
０に入力され、符号ビットＳＢが取り出される。データ
長指示データＬＥＮＧがデコーダ６１でデコードされ、
１５本のデコード出力線のうち可変長のデータの最上位
ビットに対応する１本の出力線が信号“１”となる。こ
のデコーダ６１の出力により符号ビット取り出し回路６
０において取り出すべき符号ビットＳＢの位置が指示さ
れる。例えば、データ長が１０ビットの場合、データＤ
２の１０ビット目が可変長のデータの最上位ビットつま
り符号ビットＳＢであり、これがデコーダ６１の１０番
目の出力線の信号“１”に応じて取り出される。

【００３７】図８のデータ整合化回路３６において、ビ
ット別独立セレクタ６２は、目的の１サンプル点分の波
形データのみを選択し、それ以外の他のサンプル点の一
部データを除外し、その代わりに符号ビットＳＢを拡張
するためのものである。データＤ２の下位１４ビット
（最上位ビットは符号ビットＳＢでしかあり得ず、これ
は符号ビット取り出し回路６０の出力によって設定でき
るのでここでは除外してよい）のうち、最下位ビット０
のデータは必ず目的の１サンプル点分の波形データなの
でセレクタ６２には入力せず、出力レジスタ６３に直接
入力してよい。データＤ２の下位１４ビットのうち最下
位ビット０を除く他のビット１〜１３のデータがセレク
タ６２のビット別Ａ入力１Ａ〜１３Ａにそれぞれ入力さ
れる。符号ビット取り出し回路６０から取り出された符
号ビットＳＢの信号がセレクタ６２のビット別Ｂ入力１
Ｂ〜１３Ｂにそれぞれ共通入力される。セレクタ６２の
ビット別選択制御はセレクト信号発生回路６４から与え
られる１３本の信号線によってそれぞれ行なわれる。セ
レクト信号発生回路６４は、デコーダ６１の出力信号に
応じて、符号ビットＳＢのビット位置から上位のビット
すべてに対応して選択制御信号“１”を与える。

【００３８】例えば、符号ビットＳＢがデータＤ２の下
位２番目のビット１であるとすると、セレクト信号発生
回路６４の１３本の信号線すべてを“１”にし、ビット
別独立セレクタ６２では、すべてのビットでＢ入力１Ｂ
〜１３Ｂの符号ビットＳＢを選択する。また、符号ビッ
トＳＢがデータＤ２の下位３番目のビット２であるとす
ると、セレクト信号発生回路６４の下位１本の信号線を
“０”、上位１２本の信号線を“１”にし、ビット別独
立セレクタ６２では、ビット１でＡ入力１Ａの波形デー
タを選択し、ビット２〜１３でＢ入力２Ｂ〜１３Ｂの符
号ビットＳＢを選択する。また、符号ビットＳＢがデー
タＤ２の下位４番目のビット３であるとすると、セレク
ト信号発生回路６４の下位２本の信号線を“０”、上位
１１本の信号線を“１”にし、ビット別独立セレクタ６
２では、ビット１，２でＡ入力１Ａ，２Ａの波形データ
を選択し、ビット３〜１３でＢ入力３Ｂ〜１３Ｂの符号
ビットＳＢを選択する。以下、符号ビットＳＢの位置が
ずれるに従い、ビット別選択態様が同様にずらされ、結
局、目的の１サンプル点分の波形データのみを選択的に
取り出し、それ以外の他のサンプル点のデータを除外
し、その代わりに符号ビットＳＢを拡張することが達成
される。

【００３９】データＤ２の最下位ビットとセレクタ６２
の出力１３ビットと符号ビット取り出し回路６０から取
り出された符号ビットＳＢの合計１５ビット構成のデー
タが出力レジスタ６３に入力され、システムクロックパ
ルスφ₂の立上りタイミングで該レジスタ６３に取り込
まれる。このシステムクロックパルスφ₂の立上りタイ
ミングは、時分割チャンネルタイミングの１タイムスロ
ットの途中であり、当該時分割チャンネルタイミングに
おけるデータが十分に立ち上がった状態でデータの取り
込みが行なわれる。この出力レジスタ６３の出力が、取
り出しが完了した１サンプル分の波形データＣＷＤとし
て出力される。

【００４０】図９の隠れビット再生回路３７は、ノート
クロックパルスＮＣＬを８ステージ／１ビットのシフト
レジスタ６５で遅延したものと隠れビット制御信号ＨＣ
１とを入力したアンドゲート６６と、第２のキーオンパ
ルスＫＮＯＰ２とアンドゲート６６の出力とを入力した
オアゲート６７と、このオアゲート６７の出力により制
御されるセレクタ６８と、セレクタ６８の出力を入力し
た８ステージ／４ビットのシフトレジスタ６９とを具え
ている。シフトレジスタ６９の出力がセレクタ６８の
「０」入力にそのまま加わる。セレクタ６８の「１」入
力の４ビットのうち、最上位ビットには、前記シフタ５
５から出力されるデータＤ１の最下位ビットの信号すな
わち隠れビット可能性信号ＨＢが与えられる。セレクタ
６８の「１」入力の４ビットのうち、残りの下位３ビッ
トには、シフトレジスタ６９の出力を１ビット下位にシ
フトしたものが入力される。

【００４１】この構成により、まず、第２のキーオンパ
ルスＫＯＮＰ２が“１”になったときは、オアゲート６
７の出力“１”によりセレクタ６８の「１」入力が選択
される。このとき、データＤ１としては、その１サイク
ル前に生じた第１のキーオンパルスＫＯＮＰ１によるア
ドレスクリアに基づき、アドレスＡ０から読み出したサ
ンプル点０のデータが与えられており、隠れビット可能
性信号ＨＢとしてサンプル点０に伴って記憶した隠れビ
ットＨＢ０が与えられる。また、シフトレジスタ６９の
出力は始めはどのような値でもよいので、ｘとして説明
する（ｘは０または１のどちらでもよい）。これによ
り、上位ビットからＨＢ０，ｘ，ｘ，ｘという内容の４
ビットデータがセレクタ６８の「１」入力を介してシフ
トレジスタ６９に取り込まれる。次のサイクルでオアゲ
ート６７の出力は“０”となり、シフトレジスタ６９に
取り込まれたデータＨＢ０，ｘ，ｘ，ｘはセレクタ６８
の「０」入力を介してシフトレジスタ６９で保持され
る。

【００４２】次に、ノートクロックパルスＮＣＬが生
じ、データＤ１として、サンプル点１のデータが与えら
れるようになると、ＨＣ１の“１”とノートクロックパ
ルスＮＣＬの遅延出力“１”（シフトレジスタ６５によ
る遅延はＨＣ１と同期をとるためである：図５参照）に
よりアンドゲート６６の出力が“１”となり、オアゲー
ト６７の出力が“１”となり、セレクタ６８の「１」入
力を選択する。このとき、隠れビット可能性信号ＨＢと
してサンプル点１に伴って記憶した隠れビットＨＢ１が
与えられるので、上位ビットからＨＢ１，ＨＢ０，ｘ，
ｘという内容の４ビットデータがセレクタ６８の「１」
入力を介してシフトレジスタ６９に取り込まれる。次の
サイクルでオアゲート６７の出力は“０”となり、シフ
トレジスタ６９に取り込まれたデータＨＢ１，ＨＢ０，
ｘ，ｘはセレクタ６８の「０」入力を介してシフトレジ
スタ６９で保持される。

【００４３】次にノートクロックパルスＮＣＬが生じ、
データＤ１として、サンプル点２のデータが与えられる
ようになると、隠れビット可能性信号ＨＢとしてサンプ
ル点２に伴って記憶した隠れビットＨＢ２が与えられ、
上述に従い、ＨＢ２，ＨＢ１，ＨＢ０，ｘがシフトレジ
スタ６９に取り込まれ保持される。更に、ノートクロッ
クパルスＮＣＬが生じ、データＤ１として、サンプル点
３のデータが与えられるようになると、隠れビット可能
性信号ＨＢとしてサンプル点３に伴って記憶した隠れビ
ットＨＢ３が与えられ、上述に従い、ＨＢ３，ＨＢ２，
ＨＢ１，ＨＢ０がシフトレジスタ６９に取り込まれ保持
される。以後は、そのフレーム内では、ノートクロック
パルスＮＣＬが生じても、隠れビット制御信号ＨＣ１が
“０”のため、アンドゲート６６の出力は“１”となら
ず、上記ＨＢ３，ＨＢ２，ＨＢ１，ＨＢ０がシフトレジ
スタ６９で保持される。こうして、４ビットの隠れビッ
トＨＢ３，ＨＢ２，ＨＢ１，ＨＢ０が再生され、シフト
レジスタ６９で保持される。これは次フレームのデータ
長を指示する隠れ情報ＨＤとしてデータ長レジスタ３８
に与えられる。

【００４４】図９において、データ長レジスタ３８は、
８ステージ／４ビットのシフトレジスタ７０と、セレク
タ７１とを含んでいる。セレクタ７１の「１０」入力に
はイニシャルデータ長データＩＬＥＮＧが入力され、
「０１」入力には上記隠れ情報ＨＤつまり次フレームの
データ長を指示するデータが入力され、「００」にはシ
フトレジスタ７０の出力が入力される。セレクタ７１の
２ビットの制御入力には、上位ビットに第１のキーオン
パルスＫＯＮＰ１が入力され、下位ビットにアンドゲー
ト７２の出力が入力される。アンドゲート７２には、図
５のアンドゲート４４からのフレーム変化信号ＨＣ２と
ノートクロックパルスＮＣＬが加わる。この構成によ
り、まずキーオンパルスＫＯＮＰ１が“１”のとき、セ
レクタ７１は「１０」入力のイニシャルデータ長データ
ＩＬＥＮＧを選択し、シフトレジスタ７０に取り込む。
次のサイクルでセレクタ７１は「００」入力を選択し、
取り込んだデータＩＬＥＮＧを保持する。シフトレジス
タ７０の出力がデータ長指示データＬＥＮＧとして、上
述のように各回路に与えられる。従って、最初のフレー
ム０では、パラメータデータ発生回路１８から発生され
たイニシャルデータ長データＩＬＥＮＧがデータ長指示
データＬＥＮＧとして使用される。このフレーム０にお
いて、前述のように、次フレームのデータ長を指示する
隠れ情報ＨＤがセレクタ７１に与えられる。

【００４５】次に、フレームが切り替わるとき、アンド
ゲート７２の出力が“１”となり、セレクタ７１は「０
１」入力の情報ＨＤを選択し、シフトレジスタ７０に取
り込む。次のサイクルでセレクタ７１は「００」入力を
選択し、取り込んだデータＨＤを保持する。こうして、
２番目以降のフレームでは、前フレームの波形データと
共に隠れ情報として記憶していたデータ長を指示する隠
れ情報ＨＤをデータ長指示データＬＥＮＧとして使用す
る。なお、第２のキーオンパルスＫＯＮＰ２を第１図の
回路１７から発生せずに、第１のキーオンパルスＫＯＮ
Ｐ１を図９の８ステージ／１ビットのシフトレジスタ７
３で８システムクロック遅延することにより、この第２
のキーオンパルスＫＯＮＰ２を生成するようにしてもよ
い。

【００４６】〈圧縮データ復調回路の一例〉データ取り
出し再生部２０で取り出し・再生された波形データＣＷ
Ｄが、線形予測符号化（ＬＰＣ）方式によってデータ圧
縮されている場合は、図１における圧縮データ復調回路
２３は、ＬＰＣ復調回路を用いる。その場合に、圧縮デ
ータ復調回路２３は、図１１または図１２のようなＬＰ
Ｃ復調回路によって構成することができる。図におい
て、７８，７９はリミッタ、８０〜８４は加算器、８５
〜９２は乗算器、９３〜１００は８ステージシフトレジ
スタ、ａ₀，ａ₁，ｂ₀，ｂ₁，ａ₀〜ａ₃はＬＰＣ係数、で
ある。図１１は２段構成のＬＰＣ復調回路、図１２は１
段構成のＬＰＣ復調回路を例示したものである。この発
明に従うメモリの記憶手法及び読出し手法は、このよう
なデータ圧縮技術と併用すると、メモリ記憶容量の節約
を一層促進するので好ましい。その場合、データ圧縮法
はＬＰＣ方式に限らず、ＤＰＣＭ，ＡＤＣＰＭ，デルタ
変調など、その他どのような方式を採用してもよい。一
方、データ圧縮技術を採用しない場合においてもこの発
明を適用することができるのは勿論である。

【００４７】〈変更例〉上記実施例では、楽音波形デー
タの発生においてこの発明を実施しているが、これに限
らず、音量レベルを設定するエンベロープ波形データの
発生や、各種制御用のエンベロープ波形データの発生、
フィルタ係数データの発生、その他の音色設定データの
発生、シーケンサのアフタタッチデータやブレスデータ
の発生、など、電子楽器における各種データの発生のた
めにこの発明を適用することができる。上記実施例で
は、データ取り出し再生部２０において、１サンプルの
データの取り出し・再生のために、サンプルカウント、
データ長カウント、アドレスカウント、データ位置再
生、隠れビット再生、など多段の処理ステップが必要で
あり、これを１サンプルのタイミングで行なうようにな
っている。そのため、１サンプルの時間を長くとらねば
ならないかもしれない。この問題を解決するには、同一
のチャンネルタイミングの中で複数のサンプリングタイ
ミングにわたる処理をパイプライン処理的手法により実
行するとよく、そうすれば、１サンプルの時間を短く
し、データ読み出し速度を上げることができる。

【００４８】上記実施例では、(1）任意の可変長のデー
タを複数記憶し、その中から１つのデータを的確に取り
出す発明、(2）１つのデータを複数アドレスにまたがっ
て記憶させ、読出しデータをつなぎ合わせて該１つのデ
ータを的確に再生する発明、(3）１つの情報のデータを
複数個のデータに分散させて隠れ情報として他のデータ
の間に記憶させ、読出しデータの中から隠れ情報を的確
に再生する発明、の３つが示されており、これら３つを
組合せた例が示されている。これらの発明はいずれも、
それ単独で実施しても、データ記憶装置を効率的に利用
し、回路規模の縮小とコスト低減に役立つ、という効果
を奏するものである。従って、これら３つの発明を組合
せて実施する場合に限らず、各発明をそれぞれ単独で実
施してもよい。上記(1）の発明を実施する場合、データ
長指示データは隠れビットの形で記憶させる必要はな
く、通常のデータと同様に記憶させてもよい。その場
合、データ長指示データを記憶するメモリは本来のデー
タを記憶するメモリと同じもの（そのメモリの一部記憶
エリアを使用する）であってもよいし、別のメモリ回路
であってもよい。例えば、音源回路のキャッシュメモリ
にデータ長指示データを記憶しておくようにしてもよ
い。また、データ長指示データをデータ圧縮した形で記
憶しておくようにしてもよい。データ長は、メモリによ
らず、別途適宜の指示手段によって指示するようにして
もよい。また、一定のフレーム毎にデータ長を指示する
ようにしているが、個々のデータ毎にデータ長を指示す
るようにしてもよい。また、フレームの長さは一律であ
る必要はなく、適宜異なっていてもよい。その場合、デ
ータ長指示データと共に、そのデータ長が適用されるフ
レームの長さを指示するデータを併せて記憶または指示
するようにしてもよい。また、データ長指示データは４
ビット構成に限らず、適宜のビット構成であってよい。

【００４９】上記(2）の発明を実施する場合、データ長
は可変である必要はなく、固定であってもよい。例え
ば、１サンプルの固定データビット数が１アドレスのビ
ット数をどうしても越えてしまう場合に、有利である。
その場合は、各サンプル毎に複数アドレスにまたがって
データを記憶することが起こる。また、１サンプルの固
定データビット数が１アドレスのビット数よりも少ない
場合も、複数アドレスにまたがって記憶してもよいよう
にすることができれば、詰めて記憶することを可能にす
るので、有利である。その場合は、幾サンプルかに１度
の割で複数アドレスにまたがってデータを記憶すること
が起こる。１サンプルのデータをまたがって記憶するア
ドレス数は２に限らず３以上であってもよい。また、隠
れビットやデータ長指示データが無くてもよい。１サン
プルのデータをまたがって記憶している複数アドレスか
らのデータ読出し法は、上記実施例のように、１アドレ
スづつ順次読み出して、前に読み出したアドレスのデー
タをバッファ等に一時保持しておくものにかぎらず、複
数アドレスのデータを同じサンプルタイミングで時分割
読み出しするようにしてもよい。また、上記(3）の発明
を実施する場合、隠れビットによって記憶する隠れ情報
の内容は、実施例のようなデータ長の情報に限らず、ど
のようなものでもよい。また、この隠れ情報の内容は、
本来の記憶データに関係しているものであっもよいし、
全く無関係のものでもよい。例えば、本来の記憶データ
としてＰＣＭ方式のデータを浮動小数点表示で記憶し、
隠れ情報によりその指数部データを記憶しておくように
してもよい。また、本来の記憶データとしてデータ圧縮
したデータを記憶し、データ圧縮の復調に関するデータ
を隠れ情報により記憶するようにしてもよい。また、デ
ィジタルフィルタのフィルタ係数やその他のパラメータ
を隠れ情報により記憶するようにしてもよい。また、音
量に関する制御データやピッチに関する制御データを隠
れ情報により記憶するようにしてもよい。隠れ情報の一
単位を成す隠れビットは１ビット単位で分散させて記憶
させる場合に限らず、複数ビット単位で分散させて記憶
させてもよいし、或るアドレスでは１ビット、別のアド
レスでは２ビット、というように異なっていてもよい。
また、隠れビットは、或るアドレスでは有り、別のアド
レスでは無い、というように不均一に記憶されていても
よいし、また、何アドレスか毎に規則的に記憶されてい
てもよいし、また、全アドレスにおいて均一に記憶され
ていてもよい。また、本来の記憶データは実施例のよう
な可変データ長のデータに限らず、固定データ長のデー
タであってもよい。また、隠れ情報のビット数は４ビッ
トに限らないのは勿論である。なお、この発明は、完成
された単体の電子楽器に限らず、モジュール化された電
子楽器の一部品において適用してもよいものである。ま
た、音選択の鍵盤やスイッチ手段を持たず、コード情報
の入力に基づき楽音を発生する装置にも適用することが
できる。更には、楽音信号を生成する装置や、楽音を音
響的に発音するスピーカ等は持たずに、楽音信号の形成
または制御に関連するデータを発生する装置においても
適用することができるものであり、この発明において電
子楽器とは極めて広義に使用する語である。

【００５０】

【発明の効果】 以上の通り、この発明によれば、第２
のデータは複数部分に分割され、複数の第１のデータの
間で分離して記憶されるので、複数の第１のデータの間
で隠された状態となっていることを特徴とするものであ
り、このような第２のデータの記憶法は、第１のデータ
のビット数やメモリアドレスのビット数など様々な都合
に合わせて、適当な空き位置に第２のデータを効率的に
押し込むことを可能にするので、記憶装置の効率的な利
用を促進する上で有利である、という優れた効果を奏す
る。また、分割された第２のデータの各部分を複数の第
１のデータの間に混在させて記憶しておき、この第１及
び第２のデータが混在したデータを読み出し、読み出し
たデータから第１のデータと第２のデータとを分離して
出力するようにしたので、第２のデータを第１のデータ
とは別に読み出す必要がなく、メモリアクセス効率を向
上させることができる、という効果を奏する。また、実
施例に示されたような、記憶装置に記憶するデータのデ
ータ長を固定ではなく、任意に可変し得るものとするこ
とにより、そのデータの有効ビットにとって必要な記憶
素子数だけを占有し、不必要な記憶素子まで占有するこ
とがなくなるようにする技術と組み合わせることによ
り、余った記憶素子を無駄に占有することなく、他のデ
ータの記憶のために使用することができるようになり、
従って、より一層、記憶装置の効率的な利用を図ること
ができるので、効果的である。

【００５１】すなわち、この発明に従えば、例えば、一
般に固定ビットサイズからなるアドレス位置に可変ビッ
ト長のデータを第１のデータとして記憶する場合、１ア
ドレスの全ビットが第１のデータによって記憶されるこ
となく、空きビットが適宜生じることになるが、そのよ
うな空きビットに分割された第２のデータの一部分を記
憶させることが行えるようになるものであり、これによ
り、本来のデータ（第１のデータ）と共にそれとは別の
データ（第２のデータ）を同じメモリに記憶するような
場合に、第２のデータのために１アドレスを確保する必
要がない故に、記憶場所の節約を図ることができるよう
になる、という効果を奏すると共に、第２のデータのた
めに特別にメモリアクセスすることなく、第１のデータ
の読出しのためにメモリアクセスしたときに一緒に第２
のデータの一部分を読み出すことができる故に、メモリ
アクセス効率も改善することができる、という効果を奏
する。

【図面の簡単な説明】

【図１】 この発明の一実施例に係る電子楽器の全体構
成を示すブロック図。

【図２】 図１の波形メモリに記憶するデータのデータ
フォーマットの一例を示す図。

【図３】 図２のようなフォーマットからなる可変デー
タ長のデータを実際に図１の波形メモリに記憶する場合
のメモリフォーマットの一例を示す図。

【図４】 図１におけるデータ取り出し再生部の内部構
成例を示すブロック図。

【図５】 図４におけるサンプルカウンタと隠れビット
制御信号発生回路の詳細例を示すブロック図。

【図６】 図４におけるデータ長カウンタとアドレスカ
ウンタの詳細例を示すブロック図。

【図７】 図４におけるデータ位置再生回路の詳細例を
示すブロック図。

【図８】 図４における隠れビット分離回路及びデータ
整合化回路の詳細例を示すブロック図。

【図９】 図４における隠れビット再生回路及びデータ
長レジスタの詳細例を示すブロック図。

【図１０】 図７におけるシフタの動作例を説明する
図。

【図１１】 図１における圧縮データ復調回路の一例を
示すブロック図。

【図１２】 図１における圧縮データ復調回路の別の例
を示すブロック図。

【符号の説明】

１０ 波形メモリ １１ 鍵盤 １２ 音色選択操作子 １３ マイクロコンピュータ １４ インタフェース １５ Ｆナンバ発生回路 １６ 累算器 ２０ データ取り出し再生部 ２３ 圧縮データ復調回路 ３０ サンプルカウンタ ３１ 隠れビット制御信号発生回路 ３２ データ長カウンタ ３３ アドレスカウンタ ３４ データ位置再生回路 ３５ 隠れビット分離回路 ３６ データ整合化回路 ３７ 隠れビット再生回路 ３８ データ長レジスタ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 第１のデータと第２のデータを混在して
   記憶するものであり、該第２のデータは複数ビットから
   なり、かつ複数部分に分割され、各部分が複数の第１の
   データの間で分離して記憶されているものである記憶手
   段と、 前記記憶手段に記憶したデータを読み出す読出し手段
   と、 前記読出し手段により読み出されたデータから第１のデ
   ータと第２のデータの部分とを分離するデータ分離手段
   と、前記データ分離手段により分離された第１のデータを出
   力する第１の出力手段と、 前記 データ分離手段により分離された第２のデータの各
   部分を集めることにより、完成された第２のデータを再
   生し、該再生された第２のデータを出力する第２の出力
   手段とを具えた電子楽器のデータ発生装置。