JP2643928B2 - メモリユニット装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は情報処理システムにおいて情報を記憶するメ
モリに関し、特に複数ワード読取り機能および単一ワー
ド書き込み機能を有するマルチワード幅メモリに関す
る。

従来技術の説明 全ての情報処理システムは、該システムが演算すべき
情報、即ちデータや指令を記憶するための何らかの形態
のメモリを備えている。例えば、典型的なシステムにお
いては、該システムの処理エレメントが必要とするまで
前記データや指令がメモリに書込まれ、該メモリから演
算すべき処理エレメントへ読出され、かつその結果がメ
モリに書戻される。さらに、多くのシステムにおいて、
メモリは該システムを通る主要な情報経路である。即
ち、情報は一般的に、メモリを通つて、例えば中央処理
装置と入出力制御装置のような当該システムの２個のエ
レメントの間で転送される。そのため、情報をメモリか
ら読出したりあるいは書込みうる速度と容易さが当該シ
ステムの性能を決定する上での主要な要素である。

多くのシステムにおいて、そのメモリの領域及びシス
テムバスの幅を、該システムが使用する基本エレメント
の倍数にすることにより該システムの速度を増加してい
る。例えば、あるシステムでは32ビツトの情報を含むワ
ードと称される情報のエレメントを基本的に操作するこ
とができる。したがつてシステムバスとメモリとは２ワ
ード、即ち64ビツト分の幅を有するので、各メモリの読
取り、あるいは書込み操作に対して２ワードを転送する
ことができる。

メモリ性能に対する第１の制限は、当該システムが実
施する多くのオペレーシヨンが、システムメモリあるい
はバスの単一の幅内では収容しきれない以上の情報の転
送を含むことによつてもたらされることである。例えば
中央処理エレメントは、４ワード、８ワードあるいは16
ワードの転送を含むキヤツシユ充てん操作を行うことが
できる。前述したメモリおよびバスの例では、それぞれ
２つ、４つあるいは８つのメモリ操作をそれぞれ必要と
する。そのような操作に対処するようメモリとバスの幅
を増すことは可能であるが、この方法は極めて広域のメ
モリやバスに関し実現するには極めて高価につく。

メモリに書込まれるほとんどの情報のサイズに対して
メモリの幅を都合よく関連させることができないという
点でメモリ書込み操作における問題が発生する。即ち、
多くのメモリはダブルワードの幅を有しており、一時に
ダブルワードを読取つたり書込んだりする。しかしなが
ら、前記システムが行なうのはサイズが１ワードあるい
はそれ以下の情報エレメントに対するオペレーシヨンが
ほとんどなので、書込み操作の多くは、フルメモリ情報
単位未満である、例えば１ワードのエレメントに対する
ものである。

本発明は前述の問題や制限およびその他の問題を解決
する改良や特徴を有するメモリ構造とオペレーシヨンを
提供する。

発明の概要 本発明は、情報記憶の基本単位が当該システムで使用
するワードサイズの倍数であり、読取りについては単一
の読取り操作において複数の情報単位（ユニット）を読
取り、かつ書込みについては一時に１ワードを書込むメ
モリに関する。

読取りの局面においては、前記メモリは当該システム
が演算すべき情報を記憶するメモリユニツトと、情報単
位を記憶するメモリ記憶手段を含むメモリユニツトと、
メモリの読取り要求に応答して前記メモリ記憶手段にお
ける情報ユニットの記憶位置に対応するアドレスを発生
させるメモリユニツト制御手段とを含む。各読取り要求
は開始アドレスを含み、ある数の情報ユニツトを規定す
る。前記メモリユニツト制御手段は１個以上の情報単位
を規定する要求に応答し一回のメモリオペレーシヨンに
おいて一連のアドレスを発生させ、その一連のアドレス
は開始アドレスで始まり、規定された数の情報単位に等
しい数のアドレスとを含む。メモリ記憶手段は前記一連
のアドレスに応答し一回のメモリオペレーシヨンにおい
て、対応する一連のメモリ記憶手段の位置から情報単位
を読取る。

別の実施例においては、メモリ記憶手段は、一連の偶
数のアドレスを有する記憶位置を含む第１のメモリプレ
ーン（memory plane）手段と、一連の奇数のアドレスを
有する記憶位置を含む第２のメモリプレーン手段とを含
む。第１のメモリプレーン手段の情報出力側から接続さ
れ、該メモリプレーン手段から読取られた情報単位を受
取り、かつ記憶する第１の出力ラツチと、第２のメモリ
プレーン手段の情報出力側から接続され、該メモリプレ
ーン手段から読取られた情報単位を受取り、かつ記憶す
る第２の出力ラツチが設けられている。最後に、前記第
１と第２のラツチから接続され、現在のアドレスに応答
し、出力ラツチから現在のアドレスに対応する情報単位
を選択し、かつ読取るメモリユニツト出力セレクタが設
けられている。

この実施例においては、第１と第２のメモリプレーン
手段は該プレーン手段に供給された各アドレスに応答
し、該プレーン手段の一方における対応する位置から情
報単位を対応する出力ラツチ手段へ読出し、かつ同時に
他方のメモリプレーン手段の対応する次の位置から対応
する出力ラツチ手段へ読出す。メモリユニツト制御手段
は各メモリの読取り要求に応答して一連のアドレスの中
の開始アドレスと交互の一連の各アドレスとを第１と第
２のメモリプレーンに供給し、該プレーンから対応する
対の情報単位を読出し、一連のアドレスの中の連続した
各アドレスをメモリ出力セレクタに供給し、メモリユニ
ツト手段から、一連の１個以上の情報単位である連続し
たメモリ情報単位を選択し、かつ読取る。

書込みの局面においては、メモリユニツト手段は、画
像単位を記憶する位置を含む少なくとも１個のメモリプ
レーン手段を含むメモリ記憶手段を含み、前述のよう
に、各ユニットの情報は複数のワードの情報からなる。
各メモリプレーン（sub−plane）手段の方は、ワードの
記憶位置を含む対応する複数のサブプレーン手段を含
み、各メモリプレーン手段の１ユニットの情報を記憶す
る位置には、各サブプレーン手段からのワード記憶位置
からなる。

各書込み要求は書込みアドレスと、書込むべき情報の
ワードの数を規定する指令とを含む。メモリユニツト制
御手段は書込み要求アドレスに応答して、情報を書込む
べき情報ユニツト記憶位置からなる対応する複数のサブ
プレーンワード位置を識別するメモリプレーンアドレス
を発生させ、かつ書込み要求コマンドに応答して、書込
むべきワードに対応するサブプレーン手段を識別する１
個以上の書込みイネーブル（enable）信号を発生させ
る。サブプレーン手段はメモリプレーンアドレスと、イ
ネーブル信号とに応答して情報を対応するワード記憶位
置へ書込む。

このように、本発明の目的は、情報記憶の基本単位が
当該システムで使用されるワードサイズの倍数であり、
読取りの局面においては、１回の読取り操作において複
数の情報単位を読取り、書込みの局面においては、一時
に情報の複数ユニットあるいは１つのワードのいずれか
を書込む改良メモリを提供することである。

本発明のその他の目的、利点ならびに特徴は好適な実
施例についての以下の説明と添付図面とを参照すれば当
該技術分野の専門家には理解されよう。

好適な実施例の説明 以下の説明は本発明の現在好適な実施例を組入れた計
算機システムの構造およびオペレーシヨンに関するもの
である。以下の説明において、本計算機システムの全体
構造およびオペレーシヨンをまず全体のブロツク線図レ
ベルで示す。次いで、本発明のメモリと、そのある特徴
をブロツク線図およびタイミング線図により詳細に説明
する。

添付図面で示されているシステムエレメントに関する
参照番号は３桁で構成する。２桁の最下位の桁（右端の
もの）は特定の図面に示す特定のエレメントを示し、
（左端の）最下位の桁は前記エレメントが最初に出てく
る図面を示す。例えば、特定のシステムエレメントは第
１図において12番目のエレメントとしてまず示され；該
エレメントは従って参照番号112で示される。いずれの
参照番号も前述の要領で特定のエレメントが以下の説明
において最初に示された際に付与され、該エレメントに
言及する場合いずれにおいても残りの説明や図面におい
て、そのまま作用される。

Ａ システムの構成とオペレーシヨンに関するブロツク
線図（第１図） 第１図を参照すれば、本発明を組入れたシステム102
のブロツク線図が示されている。第１図に示すように、
システム102はプロセツサユニツト（PU）104、主メモリ
（MM）106、システム制御ユニツト（SCU）108および１
個以上のサテライト処理ユニツト（SPU）112をもつシス
テムバスインターフェース（SBI）110を含む。これらの
エレメントは双方向にシステムバス（SB）114に対して
接続され、かつ相互接続されており、該システムバス11
4は双方向性のシテムアドレス（SA）バス116と、双方向
性のメモリ制御（MC）バス117と、双方向性のシステム
データ（SD）バス118とシステムバス制御（SBC）リンク
119とから構成されている。SAバス116とSDバス118とは
それぞれ、システム102のエレメント間でアドレスとデ
ータとを転送し、一方MCバス117はMM106のオペレーシヨ
ンを制御する。SBCリンク119はSB114の各種のユーザ、
例えばPU104、MM106、SCU108およびSBI110によるSB114
へのアクセスを制御する機構を提供する。また、例えば
PU104、SCU108、MM106およびSBI110のようなシステム10
2のある種のエレメントもサポートリンク（SL）バス120
によつてさらに相互接続されている。以下に説明するよ
うに、SLバス120はSCU108と、システム102のある種のエ
レメントの内部オペレーシヨンとの間のアクセスや通信
をできるようにする。

まずPU104に言及する。PU104は処理によつて制御され
て、即ちプログラムの実行の間受取られる指令によつて
制御されてデータに対する演算を実行する中央処理装置
（CPU）122を含む。以下の説明において詳述されるよう
に、CPU122とPU104の関連エレメントはマイクロプログ
ラムにより制御されており、CPU122が、各CPUサイクル
に対して１回のマイクロ命令を、かつ一時に１回のマク
ロ命令を実行する。

CPU122は主として、２進および10進法の算術演算およ
び論理演算を行い、かつ以下に説明する形式の一般的命
令を実行する。また、CPU122はアドレス発生ユニツト
（AGU）124をサポートしてある種のアドレス発生演算、
例えば命令アドレスに関連した計算を実行する。CPU122
はさらに、これも後述するシステムプログラム制御ワー
ドを発生し、かつ保持する。また、CPU122はマイクロ命
令ブランチアドレスを発生させ、かつ以下において詳細
に説明するマイクロコードシーケンサから受取つたリテ
ラルフイールドを用いてリテラルフイールドの定値演算
を実行する。第１図に示すように、CPU122はSLバス120
に接続されたシステム102のエレメントの中の１個であ
る。

CPU122にはアドレス発生ユニツト（AGU）124が付属し
ており、該ユニツトは後述するようにマイクロ命令の先
取りおよび待機の機構を含む。AGU124は命令を取出し、
命令のフイールドから、該命令によつて演算されるべき
オペランドに関する仮想アドレスと、かつ前記命令を実
行するマイクロ命令ルーチンを識別するデイスパツチア
ドレスとを発生させる。また、AGU124は、再び現在の命
令フイールドから、実行すべき次の命令の仮想アドレス
を発生させる。

以下詳しく説明されるように、AGU124とCPU122とはそ
れぞれ命令演算ユニツトおよび実行演算ユニツトと称し
てよい。AGU124とCPU122とは個別に、かつ同時に作動し
て、命令取出し、命令の復号化、オペランドの取出しお
よび命令の実行とをオーバラツプさせ、PU104の内部パ
フオーマンスを向上させる。

CPU122とAGU124とにはアドレス変換ユニツト／キヤツ
シユ（ATU/C）126が付属しており、該ユニツト126はPU1
04とSB114との間のデータとアドレスの経路として動作
し、CPU122とAGU124とは共に連結され、かつPU104の内
部データとアドレス経路とによりATU/C126に連結されて
いる。前述のように、AGU124は仮想アドレス、即ちプロ
セスのアドレス空間に関連した命令およびオペランドの
アドレスを発生し；プロセスはユーザ用プログラムを実
行するエンテイテイであり、かつアドレス空間とプログ
ラムの実行の現在状態とによつて表示される。ATU/C126
はAGU124に関連して作動し、仮想アドレスを、例えばMM
106からの読取りおよび書込み用のシステム102のアドレ
ス空間内での対応する物理的なアドレスへ変換する。AT
U/C126もCPU122に関するキヤツシユ機構として動作し、
即ちCPU122の演算に先立つてオペランドおよび命令を取
出し、かつ記憶する。ATU/CはCPU122とAGU124と同時に
演算する。

PU104はさらに、例えばCPU122のオペレーションのよ
うなPU104のその他の演算と共に浮動小数点算術演算を
実行する浮動小数点ユニツト（FPU）128を含む。FPU128
はSLバス120から接続されたシステム102の別のエレメン
トである。

第１図に示すMM106に言及すれば、MM106はデータおよ
び命令を記憶する１以上のメモリユニツト（MU）130
と、MU130から、かつMU130へのデータならびに命令の読
取りおよび書込みを制御するメモリ制御ユニツト（MC
U）132とを含む。MCUはSAバス116、MCバス117、SDバス1
18およびSBCリンク119から接続され、かつSLバス120か
ら接続されるシステム102のエレメントの中の１個であ
る。

SCU108は主としてシステム全体の制御およびサポート
オペレーシヨンを実行する。第１図に示すように、SCU1
08はシステムコンソールとして作動し、かつ、例えばマ
イクロコードをPU104へロードするためのデイスケツト
サブシステムを提供しうる。また、SCU108はローカル診
断機能を行い、かつ遠隔診断のためのリンクを提供しう
る。SCU108のその他の機能としては、停電時の自動リス
タート機能、エラーロギングおよびシステムのアクテイ
ビテイモニタリングを含む。

最後にSBI110およびSPU112に言及すれば、SPU112は例
えばプリンタ、通信リング端末装置、およびデイスク駆
動装置のような周辺装置に対するインテリジエントコン
トローラ／インタフエースである。SPU112入出力（IO）
バス136を介してSBI110に接続されている。SBI110は、S
PU112と協働して、IOバス136とシステムバス114との間
の通信インタフエースとして作動し、周辺装置とシステ
ム102のエレメントの間で情報を転送させる。

B.主メモリ（MM）106の詳細な説明（第１図、第２図お
よび第３図） 前述のようにMM106はシステム102の物理的メモリから
なり、PU104により演算されるべきデータとプログラム
とを記憶するために使用される。情報は、供給されるア
ドレスや命令に応答してシステムバス（SB）114を介し
て、例えばPU104またはSB110およびSPU112のようなシス
テム102のその他のエレメントとMM106の間で通信され
る。

第１図に示すように、MM106はデータや命令を記憶す
るための１個以上のメモリユニツト（MU）130と、MU130
から、かつMU130へのデータや命令の読取りおよび書込
みを制御するメモリ制御ユニツト（MCU）132とを含む。
MCUはSB114から双方向に接続され、かつメモリバス134
を介してMU130へ双方向に接続されている。前述のよう
に、メモリバス134は、データ／アドレスバスと、MCU13
2とMU130との間でメモリオペレーシヨン制御信号を通信
する制御バスとからなつている。

MM106とSB114とによつて作動するシステム102のデー
タ構成を簡単に考察した後、メモリユニツト（MU）130
とメモリ制御ユニツト（MCU）132とを含むMM106の構造
とそのオペレーシヨンとをその順序でまず以下に説明す
る。従来からの構造のものであり、当該技術分野の専門
家には十分理解されるMU130の部分については本明細書
では詳しく説明しない。しかしながら、本発明に関係す
るMU130の部分は詳しく説明する。

B.1. システム102のデータ構造 前述のように、情報はバイスおよびその倍数の論理単
位でシステム102のエレメントにより演算され、したが
つて、１以上のバイトの倍数として構成される。SDバス
118はダブルワード幅のバスであり、したがつてSDバス1
18を通る全ての情報の転送はダブルワード（64ビツト）
の形式である。しかしながら、そのようなダブルワード
形式の実際の情報内容はバイト、ハーフワード（２バイ
ト）、ワード（４バイト）あるいはダブルワード（８バ
イド）であり得、そのような場合、情報を含んでいない
ワードのビツトは空ビツトで充てんされる。

以下詳細に説明するように、MM106からの全ての読取
りは64ビツトの情報を含むダブルワードであり、一方MM
106への書込みはバイト、ハーフワード、ワードあるい
はダブルワードでよい。同様に、情報は基本的にはダブ
ルワード構造でMU130に記憶される。

前述のように、全ての書込みはダブルワード形式であ
り、SBCバス119を介してMM106に供給されるメモリオペ
レーシヨンコマンドはダブルワード形式のどの部分が実
際の情報を含んでいるかを指示する。また以下に説明す
るように、MM106は次いでダブルワード形式から実際の
情報ビツトを抽出してそれらのビツトを、書込み操作に
よりアドレスされたMU130のダブルワードの正しい位置
へ書込む。

B.2. メモリユニツト（MU）130（第２図） 前述のように、システム102の物理的メモリを構成す
るメモリエレメントはMU130に含まれ、したがつてシス
テム102の物理的メモリのサイズはMM106におけるMU130
の数および個々のMU130の記憶容量とによつて決まる。M
U130への情報の書込みと、MU130からの情報の読出しと
は、MU130とMCU132との間でメモリバス134を介して情報
やアドレスを通信することによりMCU132によつて制御さ
れる。前述のように、メモリバス134は、例えばメモリ
クロツク、リフレツシユ命令、およびある特定のメモリ
オペレーシヨンに対する命令のようなある種の制御信号
をMCU132からMU130へ通信する別のバスを含む。

以下に説明するように、MU130からの、読取りかつMU1
30への書込みの全てはダブルワードあるいはその倍数で
行われ、情報はダブルワードでMU130に記憶される。バ
イトおよびハーフワードの書込みはMCU132によつて行わ
れ、該MCU132は書込むべきバイトならびにハーフワード
をSB114からMCU132に供給されるダブルワードフオーマ
ツトから取り出し、バイトおよびハーフワードをMU130
に書込むべきダブルワードにフオーマツト（format）す
る。以下に説明のように、MU130の書込み制御機構によ
つて１のワードがMU130へ直接書込まれる。ダブルワー
ドは64ビツトの情報を含むものとして説明したがMEM106
内のダブルワード、即ちMU130に記憶されるダブルワー
ドは78ビツトを含み、追加の14ビツトはエラー検出およ
び訂正のためのシンドロームビツトであることに注目す
べきである。これらのビツトはMU130へ情報を書込む際M
CU132により加えられ、MU130から情報を読取る際MCU132
によつて使用される。したがつて、かつ以下の説明のた
めに、64ビツト幅のワードと、シンドロームビツトを含
む78ビツト幅のワードの双方に対して「ダブルワード」
という用語を用いることにする。以下の説明の所定個所
に出てくる「ダブルワード」の特別の意味は以下の説明
から明らかにされ、ダブルワードがシンドロームビット
ならびに情報ビットを含むか否かについてはMM106のど
の部分が説明されるかによって変わってくる。

前述のように、MU130に含まれる78ビツトのダブルワ
ードは一対の39ビツトの単一ワードとして構造的に構成
されることも注目すべきである。そのような単一ワード
の各々は32個の情報ビツトならびに、ダブルワードを構
成する単一ワードの対でなくその単一ワードのみに関し
てその単一ワードと関連する場合の７シンドロームビツ
トとを含む。再び、以下の説明の所定個所における「単
一ワード」あるいは「ワード」の特定の意味は以下の説
明から明らかとなり、かつ記載するMM106の領域、即
ち、ダブルワードがシンドロームビツトならびに情報ビ
ツトをも含むか否かによつて変つてくる。

第２図を参照すれば、１つのMU130のブロツク線図が
示されている。第２図に示すように、MU130は、MU130に
書込まれるべき読取／書込みアドレス並びに情報を受取
るためにメモリバス134から接続された、78ビツト幅の
メモリ入力情報／アドレス（MIIA）バス202を有する。7
8ビツト幅のメモリ出力情報（MOI）バス204も、MU130か
ら読取つた情報をメモリバス134へ供給するため同様に
メモリバス134に接続されている。

MIIAバス202ならびにMIOバス204はメモリバス134によ
つて論理的かつ機能的に相互に接続されて単一のMU130
入力／出力バスを構成する。したがつて、第２図に示す
ように、MU130への、かつMU130からの接続の数は、本発
明においてはMIIAバス202とMIOバス204とを内部で相互
に接続し単一の内部バスを形成することにより減少す
る。したがつて、MIIAバス202とMIOバス204とをメモリ
バス134に接続するのに単に１組のバス導体が必要とさ
れるのみである。この構成から明らかなように、MU130
への情報の書込みおよびMU130からの読取りはインタリ
ーブされ、即ち同時に行なわれるのではなく、別々の読
取りおよび書込みサイクルにて行なわれる。

第２図に示すように、MU130における情報記憶エレメ
ントは偶数のダブルワードメモリプレーン（EWP）206と
奇数のダブルワードメモリプレーン（OWP）208となるよ
う構成される。EWP206とOWP208とは同一で、かつ対称的
であり並列に接続され、各々がダブルワード幅を有す
る。前述のように、EWP206とOWP208とは、ダブルワード
を構成する２個の単一ワードを含む２個の単一ワード幅
のサブプレーンにおける、対応するアドレス位置を備え
た２個の並列の単一ワード幅サブプレーンとして、それ
ぞれの内部が構成されている。即ち、EWP206あるいはOW
P208のいずれかにおけるダブルワードのアドレスが、EW
P206あるいはOWP208のいずれかを含む２個の単一ワード
サブプレーンにおいて適合し、かつ対応する記憶位置を
示し；これらの対応する単一ワード幅の記憶位置は２個
の単一ワードを含み、これらの単一ワードが一緒になつ
て、アドレスされたダブルワードを構成する。

EWP206とOWP208とは従来の構造のものであつて、行と
コラムとがその中の個々の位置をアドレスし、行とコラ
ムのアドレスのトロープと書込みイネーブルの入力とが
メモリエレメントアレイの作動を制御するようにしてい
る市販のメモリエレメントのアレイである。第２図に示
すように、EWP206とOWP208とを構成する４個の単一ワー
ド幅のサブプレーンには以下に説明するMU130制御ロジ
ックからの個別の書込みイネーブル入力を備えているこ
とに注目すべきである。

EWP206とOWP208のアドレススペースは、偶数のアドレ
スをEWP206に、奇数のアドレスをOWP208に位置させて、
連続したダブルワードのアドレス位置がEWP206とOWP208
において交互に位置するように構成される。このような
アドレスの構成によりEWP206とOWP208内での情報のイン
タリーブを減少させ、そのためダブルワードの連続した
読取りと書込みがEWP206とOWP208とに対して交互に最も
頻繁に行われる。このため、連続したダブルワードの読
取りあるいは書込みを行ないうる速度を増し、そのため
MM106の演算速度を増加させ、後述のように、MU130から
の連続するダブルワードの読取りのパイプライン化を可
能とする。

EWP206またはOWP208内において、連続する偶数あるい
は奇数のダブルワードが、該ダブルワードをなす２個の
単一ワードを含む、サブプレーンにおける対とされた単
一ワード記憶位置で、連続するアドレス位置に記憶され
る。

MU130の情報出力および入力経路を検討する。EWP206
とOWP208とを構成する２個のサブプレーンの、２個の39
ビツト幅のデータ出力（DO）経路はそれぞれ、偶数ワー
ド出力ラツチ（EWOL）210と奇数ワード出力ラツチ（OWO
L）212の入力側に並列で接続されている。したがつて、
EW206とOWP208のデータ出力経路は機能的に78ビツト、
即ちダブルワード幅であり、かつ後述するようにEWP206
とOWP208からの読取りはダブルワード、即ちEWP20およ
びOWP208の単一ワード幅サブプレーンの各々からの並列
で適合した複数の単一ワードである。EWOL210とOWOL212
の78ビツト幅の出力側の方は出力ラツチ（OL）214の入
力側に並列に接続され、その78ビツトの出力側の方はメ
モリバス134に接続されている。

この出力経路構造、即ち各メモリプレーンが単一の共
有出力経路ラツチを駆動する出力ラツチを有する経路構
造はダブルワードの連続読取りを可能とする。例えば、
MU130アドレス機構に関して以下に説明するように、MCU
132からの単一のアドレス入力を用いてEWP206およびOWP
208の各々からダブルワード、即ち一方のメモリプレー
ンから偶数または奇数のダブルワードと、他方のメモリ
プレーンから次の一連の奇数あるいは偶数のダブルワー
ドを読取ることができる。これらの２個のダブルワード
は次いでEWOL210とOWOL212とへ同時にラツチされ、元の
アドレスにより選定されそしてOL214へ通されたアドレ
スずみのワードの方はメモリバス134へ通される。すで
にそれぞれのメモリプレーン出力ラツチでラツチされて
いる次の連続するダブルワードに、該次のダルブワード
を得るためにEWP206とOWP208とを再アドレスする必要な
く前記メモリプレーン出力ラツチから、OL214を通つて
メモリバス134へ読出すことができる。したがつて、２
個の連続したダブルワードはメモリバス134とSDバス118
とに対して、したがつて要求元に対してバスのデータ速
度において読出され、そのため要求元は２個のダブルワ
ードの「バースト」を受取る。したがつて、この特徴は
多重のダブルワードをメモリから要求元へ読出す速度を
高めることができる。

換言すれば、一回のアドレス演算によつて、４ワード
の読出しオペレーション（操作）と称しうるオペレーシ
ヨンにおいて、MU130から４個の連続したワードを読出
すことができる。そのような操作においては、単一のア
ドレスで２個の連続したダブルワードを並行して同時に
読取ることになり、そのダブルワードは各々がそれぞれ
のメモリプレーンからのものであり、続いてダブルワー
ドの各々を連続して読取る。以下に説明されるように、
MU130のアドレス機構はさらに、単一のアドレス入力に
応答して複数の、連続した４ワード読取り操作を可能と
する。本実施例においては、例えば、単一のアドレスと
MCU132からMU130への対応する命令を設けることにより
２つの連続した４ワード読取り操作を供給することにな
り、それによつて、８ワード読取りを称する一回の操作
において８個のワードが読取られる。この場合、要求元
は８個の連続したワードの「バースト」を受取る。本発
明の他の実施例において、この特徴はメモリ読出しを要
求するエレメントの機能的な特性と限度とに応じてさら
に長い連続したダブルワードにまで展開することができ
る。

さてMC130の入力経路について言及すれば、前述のよ
うに、MIIAバス202は、メモリバス134およびMCU132から
MU130への入力経路である。MM106のオペレーシヨンを示
すタイミング線図に関して以下に説明するように、アド
レスと情報とはMU130の入力へ時間的に多重化され、即
ち実施されつつあるオペレーシヨンの要求に応じてMIIA
バス202へ多重化される。

また前述のように、システム102における物理的なア
ドレスは24ビツト幅であり、そのためMU130入力の78ビ
ツトの中54は情報専用に用いられ、24ビツトは情報とア
ドレスの双方に用いられる。物理的アドレスが31ビツト
まで広げられたシステム102の別の実施例においては、M
U130の入力ビツトの中の47ビツトが情報専用に用いら
れ、31ビツトが情報とアドレスの双方に用いられる。こ
の場合、以下の説明はあるバツフア／ラツチおよびバス
の幅を24ビツトから31ビツトまで増す点についてのみ修
正される。

第２図を参照すれば、第２図に示されているように、
78ビツトのMIIAバス202は78ビツトの入力バツフア／ラ
ツチ（IB）216の入力側に接続される。IB216の78の出力
ビツトの中、情報専用のビツトに対応する54ビツトがEP
W206とOWP208の対応する54の情報ビツト入力側に並列で
接続される。

情報とアドレスの双方に使用されるビツトに対応する
IB216の24出力ビツトは24ビットのデータバツフア／ラ
ツチ（DB）218の入力側と、24ビツトのアドレスバツフ
ア／ラツチ（AB）220の入力側に接続される。第２図に
示すように、DB218の24ビツトの出力側はEWP206とOWP20
8の対応する入力ビツトに並列に接続され、一方AB220の
24ビツトの出力は以下に説明するMU130のアドレス機構
に供給される。

前述のように、IB216からDB218およびAB220の入力側
に来る24ビツトは24ビツトのアドレスあるいはMU130に
書込むべきダブルワードの78ビツトの中の24ビツトのい
ずれかから構成される。前記24ビツトがMU130に書込ま
れるべきダブルワードの一部を構成する場合、DB218が
作動してバツフアに入れ、24の情報ビツトをEWP206とOW
P208の対応する入力側に供給する。これらの24の情報ビ
ツトは、IB216からEWP206とOWP208とへ供給される対応
する54ビツトと並行に、かつ同時にEWP206とOWP208に供
給される。IB216の出力側に来る24ビツトは24ビツト・
アドレスを構成する場合、AB220が作動してバツフアに
入れ、24ビツトのアドレスをMU130のアドレス機構へ供
給する。この点に関して、DB218の基本的な機能は、IB2
16の24の出力ビツトがメモリプレーンおよびアドレス機
構の双方の入力側を駆動する必要のある限り、アドレス
と情報の双方に対して使用する前記24の出力ビツトに対
する負荷を減少させることである。

MU130のアドレス経路とアドレス機構について言及す
る。前述のように、メモリバス134を介してMCU132からM
US130へアドレスが提供され、一方、例えばメモリクロ
ツク、リフレツシユ命令およびある特別なメモリ演算に
対する命令のようなある種の制御信号は、内部メモリ制
御バスを介してMCU132からMU130へ伝えられる。以上説
明するように、MU130のアドレス機構は対応してアドレ
ロジツクおよび演算制御ロジツクに構成される。アドレ
スロジツクは主として、EWP206およびOWP208に対するア
ドレスの発生及び供給に関係する。演算制御ロジツク
は、例えば、EWP206及びOWP208への行とコラムのストロ
ーブ信号ならびに書き込みイネーブル信号を供給し、か
つ前述のように複数のワードの読取りを実施する上でア
ドレスロジツクによつてアドレスの発生を制御する信号
を供給することができる。

第２図を参照すれば、MU130演算制御ロジツク（OCL）
222はメモリバス134のMM106制御信号部から接続された
制御入力側と、AB220のアドレスビツト出力側からのあ
るものから接続されたアドレス入力側とを有する。前記
制御入力側の中には、メモリクロツク（MEMCLK）、リフ
レツシユ命令（RFRSH）、行アドレスストローブ（RA
S）、書込みイネーブルストローブ（WRSTB）および複数
ダブルワード読取り操作に関する命令（MDWD）とがあ
る。またMCU132からの制御入力には、MU130がそのIBS21
6を開放してアドレスまたはデータを受取るべきことを
指示するOPENコマンドと、共に２ビツトの制御コードと
して作動しEWP206とOWP208からの情報の読取りを制御す
るODWおよびDOコマンドとが含まれている。例えばODW/D
Oの最初の組合せによつて、EWOL210とOL214とがEWP206
からメモリバス134へ偶数のプレーンのダブルワードを
読取りできるようにし、一方第２の組合せによつて、OW
OL212とOL214とがOWP208からメモリバス134へ奇数のプ
レーンのダブルワードを読取ることができるようにす
る。さらに、ODW/DOの第３の組合せによつてEWP206およ
びOWP208へのデータ入力経路がダブルワードをメモリプ
レーンへ書込みができるようにする。

第２図に示すように、OCL222はメモリユニツト制御お
よびタイミングロジツク（MUCT）224、アドレスレンジ
ロジツク（AR）226、およびアドレスコパレータ（AC）2
28とを含む。まずAR226を参照すれば、AR226は１組の内
部アドレスジヤンパ（jumper）接続を含み、該接続は特
定のMU130の記憶容量とメモリエレメントのタイプとに
対応するようセツトできる。またAR226は、次の下位の
範囲のアドレスを有するMU130からの入力、即ちハイア
ドレスプレビアス（High Address Previous）（HAP）を
受取る。前のMU130からのこのHAP入力は前記の前のMU13
0に含まれる最高オーダアドレスを示し、このように現
在のMU130の最下位の、即ち開始アドレスを指示する。A
R226は加算器を含み、該加算器はアドレス入力と、ジヤ
ンパにより伝えられるMU130アドレス範囲とに応答し
て、現在のMU130に含まれている最高のアドレスを指示
する出力ハイアドレス（HA）を次の高いアドレス範囲MU
130に対して発生する。AR226は、ある種のメモリオペレ
ーシヨンを行うものとして現在のMU130の容量を指示す
る出力をMUCT224に供給し、かつ現在のMU130にある最低
と最高のアドレスとを指示する出力をAC228へ供給す
る。

AR226によつて供給されるアドレス範囲情報の他に、A
C228はAB220の出力側で供給される24ビツトのアドレス
を受取り、現在のMU130に位置するアドレスの範囲をAB2
20から出てくるいずれかのアドレスと比較する。もし特
定のアドレスが現在のMU130に位置する範囲に入るとす
れば、AC228がこのことの発生を指示する出力をMUCT224
に対して発生し、それによって現在のMU130によるメモ
リオペレーションを開始する。

最後にMUCT224を参照すれば、MUCT224はAR226およびA
C228からの前述の入力と、MCU132からの制御入力とに応
答して、指示されたメモリオペレーシヨンを実行する上
でMU130のエレメントを制御するに必要なタイミングお
よび制御信号を供給する。MUCT224は例えばEWP206とOWP
208用の行とコラムのアドレスストローブと、EWP206とO
WP208とからなるサブプレーンに対する個々の書込み可
能（イネーブル）命令と、EWDL210、OWOL212、IB216、D
B218およびAB220用のイネーブル信号とを発生させる。
後述するように、MUCT224はまた、MU130のアドレスロジ
ツクに対するある種の制御信号を発生させる。

MU130の内部制御信号の他に、MUCT224はある種の制御
信号をMU132に対して発生させ、MU130のオペレーシヨン
状態を指示する。そのような例としては、MU106におけ
るMU130の中の１つのMU130がMUC132によつて供給される
アドレスに対応するアドレスを含んでおり且つ要求され
たオペレーシヨンに応答していることを指示する信号
と、MU130がその要求に対していつ応答しているかを指
示する信号とを含む。

MUCT224の詳細な構成は当該技術分野の専門家にはよ
く理解されるので、実施したMUCT224の機能を本明細書
で説明し、それ以上MUCT224を詳しく説明しないことに
する。

第２図に示すMU130のアドレスロジツクを参照すれ
ば、EWP206とOWP208とのアドレス入力は行／コラムアド
レスマルチプレクサ（RCAM）と、順アドレス発生器（SG
G）とからなる経路を介して供給される。EWP206とOWP20
8とに対するRCAMとSAGとはそれぞれが第２図においてER
CAM230とESAG232、およびORCAM234とOSAG236として指示
されている。

第２図に示すように、ERCAM230とORCAM234とはその出
力側がEWP206とOWP208のアドレス入力側にそれぞれ接続
されており、その第１の入力側がAB220から供給される
アドレスビツトの中のあるビツトから、かつ第２の入力
側がそれぞれESAG232とOSAG236から接続されている。ES
AG232とOSAG236の方はアドレス入力側がAB220から供給
されるアドレスビツトの中のあるアドレスビツトから、
かつ制御入力側がMUCT224から接続されている。

前述のように、EWP206とOWP209とのメモリエレメント
はメモリの記憶位置の行とコラムとして構成される。前
記メモリエレメント内の記憶位置は、行アドレスと対応
するコラムアドレスとの特定の組合せがメモリプレーン
における対応する記憶位置を識別するようにさせて、行
とコラムのアドレスとをEWP206とOWP208のアドレス入力
側に順に供給することにより対応してアドレスされる。
行アドレスと対応するコラムアドレスとのそのような組
合せの各々の方は、AB220の出力側に供給される24ビツ
トのアドレスの一部を行アドレスビツトとして使用し、
かつ前記24ビツトの残りを対応するコラムアドレスビツ
トを引出すために使用して該24ビツトから導出され、か
つそれに対応する。

第２図に示すように、AB220の出力側から直接接続さ
れるERCAM230とORCAM234の第１の入力側はEWP206とOWP2
08内の記憶位置の行アドレスからなる。ESAG232とOSAG2
36の出力側から接続されるERCAM230とORCAM234との第２
の入力側の方はEWP206とOWP208内の記憶位置の対応する
コラムアドレスから構成される。次いで、ERCAM230とOR
CAM234とはMUCT234によつて制御されて作動し、これら
の行とコラムのアドレス入力をEWP206とOWP208のアドレ
ス入力に対して順に多重化しその中の記憶位置を選定す
る。

前述のように、ESAG232とOSAG236との演算について検
討すれば、前述のように、EWP206とOWP208とのアドレス
スペースは偶数番号のアドレスをEWP206に位置させ、奇
数番号のアドレスをOWP208に位置させて、連続したダブ
ルワードのアドレス位置はEWP206とOWP208に交互に位置
される。さらに、メモリプレーン内の連続した位置、即
ちEWP206内の連続した偶数のアドレス位置あるいはOWP2
08内の連続した奇数のアドレス位置とは、所定のダブル
ワードを構成する２個の単一ワードをサブプレーンの対
応する位置に位置させて、前記メモリプレーン内の連続
したコラムアドレス位置に位置される。EWP206およびOW
P208における連続した偶数アドレス位置あるいは連続し
た奇数のアドレス位置は、基本的には単一の行アドレス
と連続したコラムアドレスとを供給することにより選択
できる。

まず、MU130から１個のダブルワードを読取ることを
検討してみる。EWP260およびOWP208の双方に対して同一
の行とコラムのアドレスが供給される。この単一の行／
コラムのアドレスを組合せることによって２個の連続し
てアドレスされたダブルワードを並行して同時に読み取
る。それぞれのダブルワードは各メモリプレーンから各
メモリプレーンの出力ラッチ、即ちEWOL210とOWOL212へ
のダブルワードである。メモリ内での奇数あるいは偶数
のアドレス位置を識別するために通常使用される最下位
のアドレスビツトが次いで基本的に使用され、その出力
ラツチから、OL214を介してメモリバス134への特定のア
ドレスされたダブルワードを選別し、かつ読取るために
使用される。

メモリバス134からEWP206あるいはOWP208のいずれか
におけるある位置へのダブルワードの書込みは基本的に
は同じ要領で実施される。しかしながら、書込み操作に
おいては、偶数あるいは奇数アドレス位置を選択する最
下位のアドレスビツトは書込みイネーブルストローブ
が、アドレスされた書込み位置を含むメモリプレーンの
サブプレーンに対してイネーブルにするために使用され
る。

MU130への単一ワードの書込みはダブルワードの書込
みの場合に似ているが、その単一のワードを、EWP206と
OWP208からなるサブプレーンの中の選定した対応するサ
ブプレーンへの書込みを含む。この場合、アドレス入力
は書込みアドレスにもとづいて、EWP206またはOWP208の
いずれかを選定するために再度使用される。次いでアド
レスは書込みイネーブル・ストローブを、書込みアドレ
スに対応する単一のワードアドレス位置を含む特定のサ
ブプレーンに対してイネーブルとするためにさらに使用
される。

さらに以上に説明するように、MCU132から単一アドレ
ス入力を用いてEWP206およびOWP208の各々からダブルワ
ード、即ち一方のメモリプレーンからの偶数あるいは奇
数のダブルワードと、他方のメモリプレーンからの次の
連続した奇数あるいは偶数のダブルワードとを読取るた
めに使用できる。そのようなオペレーシヨンにおいて、
EWP206とOWP208の双方に対して同一の行とコラムのアド
レスが再び供給される。この単一の行／コラムアドレス
の組合せによつて、各メモリプレーンからそれぞれ２個
の連続したダブルワードをそれぞれのメモリプレーンの
出力ラツチへ、即ちEWOL210とOWOL212とへ並行して同時
に読出す。次いで、MUCT224はMCU132によつて供給され
る４ワードの読取り命令に応答してメモリプレーン出力
ラツチから、OL214を介してメモリバス134へ、MCU132に
よつて供給される初期アドレスによつて指示される順
序、即ちアドレスが奇数であつとすれば奇数ワードを最
初に、あるいは初期アドレスが偶数であつたとすれば偶
数ワードを先にして２個のダブルワードを選択し、かつ
読取る。

MU130はさらに、単一のアドレス入力に応答して、複
数の連続した前記クオード（quad）ワード（４ワード）
の読取り操作を可能とする。例えば、本実施例において
は、単一のアドレスと、MCU132からMU130への対応する
命令を設けて２つの連続した４ワード読取り操作を可能
にすることによつて、８ワード読取りと称される１回の
操作において８ワードを読取ることができる。

例えば８ワード読取りのような、複数の連続した４ワ
ードの読取りの実施は前述のように、単一の行アドレス
と、対応する連続したコラムアドレスとを発生させる必
要がある。連続したコラムアドレスの発生はESAG232とO
SAG236とによつて達成される。

この点に関して、ESAG232とOSAG236とは、基本的に、
AB220の出力側から供給されるコラムアドレスを第１の
入力として有する加算器である。ESAG232とOSAG236の加
算器とはさらに、単一のメモリオペレーシヨンにおいて
実施しうる複数読取り範囲を表示する複数のハードワイ
ヤ（hard−wired）のアドレス増分から第２の入力をそ
れぞれ備えている。例えば、もしMU130が２個の連続し
た４ワード即ち８ワードまでの読取りまでの実施が可能
であつたとすれば、ESAG232とOSAG236加算器には0.1と
２の増分を示すハードワイヤの増分入力が設けられてい
ることによつて、いずれかがAB220から提供される初期
アドレス（加算０）、次の４ワード（加算１）のアドレ
スおよび第２の次の４ワード（加算２）のアドレスを表
示するアドレスを発生させることができる。この場合、
０、１および２の増分入力をESAG232へ供給し、かつOSA
G236へ０および１の増分入力を供給することで、MU130
から８ワードまでの読取りを行なうのに十分である。

本実施例において、ESAG232とOSAG236との各々は初期
のアドレス入力とハードワイヤのアドレス増分入力との
組合せから可能な全てのアドレスを同時に発生させる。
この場合、例えばMU130が一回のメモリオペレーシヨン
において８ワードを読取ることができる場合、ESAG232
とOSAG236はダブルワード読取りに対して初期アドレス
を表すアドレス出力と（加算０）、４ワード読み取りに
対して次のダブルワードを表すアドレス出力と（加算
１）、８ワード読み取りに対して次の次のダブルワード
を表すアドレス出力と（加算２）を発生させる。命令さ
れたメモリオペレーシヨンに対して適当なものとして、
MCUT224から供給される命令入力アドレス選択手段（A
S）が、EWP206とOWP208から必要数のワードを読み取る
ために、EWP206とOWP208とをアドレスし、かつ読取る必
要なESAG232とOSAG236のアドレス出力を選定する。

前記の連続した読取り操作の中、最初の４ワードの読
取り操作は前述のものと同様に実施される。この場合、
MUCT224により選択されるアドレス増分は零である。一
回のメモリ演算において実行されるべき連続した４ワー
ドの読取りのためにMUCT224が選択したアドレス増分は
シーケンスの第２およびそれ以降の４ワードの読取りに
対して連続して１づつ増加される。メモリプレーンの出
力ラツチからメモリバス134へのダブルワードの選定
は、一回の４ワード読取り関して前述したように、シー
ケンスの各４ワード読取りに対し実施される。増分を選
択することによつてアドレスを連続的に発生させると、
メモリバス134とSDバス118とへ、したがつて要求元へ、
バスデータの転送速度までの速度で連続した二重ワード
を読取り、かつ転送することができる。このように、要
求元は一回のメモリオペレーシヨンにおいて、バス転送
速度で「バースト」、即ち連続したダブルワードのシー
ケンスを受取ることができ、MM106から情報を読取りう
る速度を著しく高めることができる。

B.3. メモリ制御装置（MCU）132（第３図） MU130の基本構造とそのオペレーシヨンについて説明
してきたが、MCU132の構造とオペレーシヨンとについ
て、第３図を参照しながら以下説明する。

前述のように、メモリ制御装置（MCU）132はMU130か
ら、かつMU130へのデータならびに命令の読取りおよび
書込みを制御し、かつMU130と、システム102のその他の
エレメントとの間のインタフエースと通信リンクとを含
む。一方において、MCU132はSB114を介してシステム102
のその他の全てのエレメントへ双方向的に接続され、シ
ステム102の全てのエレメントの間の一次通信リンクを
供給する。前述のように、SB114はアドレスの通信用のS
Aバス116と、情報、即ちデータおよび命令の通信用のSD
バス118と、メモリオペレーシヨン命令の通信用のSBCバ
ス119とを含む。他方、MCU132はMCU132とMU130との間で
情報およびアドレスを通信するメモリバス134を介し
て、かつMCU132とMU130との間で制御信号を通信する内
部メモリ制御バスを介してMU130に双方向的に接続され
ている。

第３図を参照する。第３図に示すように、MCU132は、
メモリバス134を含む、SB114とMM106との内部バスの間
のデータ及びアドレス経路と、これらの経路用の制御ロ
ジツクとから主として構成されている。これらの経路の
各々およびそれらのオペレーシヨンについて以下検討す
る。

まずアドレス経路について言及すると、第３図に示す
ように、MCU132はSAバス116から接続され、２個の内部2
4ビツト経路に追従する24ビツトアドレス入力側を有す
る。MCU132を通る第１のアドレス経路は、アドレスラツ
チ（AL）302、アドレスレジスタ（AR）304およびリフレ
ツシユ／アドレスマルチプレキサ（RAM）306の第１の入
力側とを含むバツフアあるいはパイプライン化された経
路である。RAM306の出力側はメモリバス出力マルチプレ
クサ（MBOM308）の第１の入力側に接続され、MBOM308の
出力側の方はメモリバス134に接続されている。MBOM308
を通るアドレスビツトの通路は前述のように、アドレス
をMU130の入力側まで運ぶよう指定された、対応するメ
モリバス134のビットへアドレスビツトを置くように構
成されている。以下詳細に説明するように、このアドレ
ス経路は、MU130へ書込むべき情報がMU130へ書込まれる
前にMCU132のラツチ内でバツフア、即ち保留されるバツ
フア書込み操作において使用される。

基本的にMM106への全ての書込み操作はバツフアされ
た、あるいはパイプラインされた書込みである。即ち、
情報および対応するアドレスは、例えば前に要求されて
いた書込み、あるいは読取り操作、あるいはメモリリフ
レツシユ操作のように、前に実行されていた、あるいは
保留されていたオペレーシヨンが完了するまでMCU132レ
ジスタにおいて保持され、次いでMU130に供給される。
このパイプラインは、例えばPU104あるいはSBI110のよ
うなエレメントが、現在あるいは保留中のMM106のオペ
レーシヨンの完了を待つのでなく、MM106へメモリオペ
レーシヨン要求を出しうる準備ができていれば、そうし
得るという点において、システム102の動作の全体速度
を速めるために提供される。次いで、要求しているエレ
メントは遅れることなく別のオペレーシヨンに進むこと
ができる。

また、アドレスされた書込み位置にあるダブルワード
がMU130から読取られ、書込むべき情報を含むよう修正
され、MU130へ書込まれるときに、例えば、MM106へのバ
イトあるいはハーフワード書き込みにおいてもバッファ
された書き込みが行われ得ることに注目すべきである。

第２のアドレス経路は、SAバス116からMBOM308の第２
の入力側への直接の、パイプライン化していない経路で
あつて、SAバス116からメモリバス134へ直接アドレスを
供給するために使用される。この経路は、例えば、以前
に実行されつつあつた、あるいは保留されていたメモリ
オペレーシヨンがない場合に使用される。前述のような
状態で発生するメモリ要求はしたがつて直ちに実行を開
始し、メモリ106が前述の要求に応答する速度を速く
し、かつシステム102の全体演算速度を速くする。MBOM3
08を通るこのアドレス経路からビツトはMBOM308の第１
のアドレス入力側と同様に、即ちアドレスをMU130の入
力側へ運ぶよう指定された対応するメモリバス134のビ
ツトへアドレスビツトを位置させるように構成されてい
る。

MCU132へ供給される全てのアドレスは、直接の経路を
通してアドレスが実際にMBOM308に供給されるとして
も、AL302とAR304とにおいてラツチされる。以上に説明
するように、全てのアドレスをこのようにバツフアリン
グすることは、メモリ変更テーブルならびにエラーログ
の操作に関係して行なわれる。

第３図に示す、第１のパイプライン化したアドレス経
路を再び参照すれば、RAM306の第２の入力側はリフレツ
シユアドレス発生器（RAG）310の出力側から接続されて
いる。RAG310は当該技術分野で周知のようにメモリリフ
レツシヨアドレスを発生させ、これらのリフレツシユア
ドレスは必要に応じてメモリをリフレツシユさせるため
にRAM306とMBOM308とを介してMU130に供給される。

参照番号312と314とは本明細書の説明では使用されて
いないことに注目すべきである。

さて、情報入力経路と出力経路について検討する。即
ち、MU130からの情報のダブルワードの読取りに含まれ
る経路とオペレーシヨンとをまず説明し、次いで入力経
路を説明する。

前述のように、MM106に対して内部的に使用されるダ
ブルワードはそれぞれ、64でなく78ビツトを含んでい
る。これらの78ビツトの中の、64ビツトは情報を含み、
システム102の残りの部分において使用されるダブルワ
ード形式の64ビツトに対応する。追加の14ビツトは64の
情報ビツトにおいて発生するエラーの検出と訂正に関す
るシンドロームビツトである。78ビツトのダブルワード
の方は一対の39ビツトの単一ワードとして構成され、そ
の構成において当該対の各単一ワードは32の情報ビツト
と、これらの32の情報ビツトに関連する７シンドローム
ビツトとを含む。

第３図に示すように、メモリバス134からの、即ちMU1
30からの、MCU132の情報出力経路は14ビツトのシンドロ
ームビツト経路と64ビツトの情報経路とから構成されて
いる。シンドロームビツト経路はメモリバス134からシ
ンドロームビツトラツチ（SBL）316の入力側へ接続され
ており、情報ビツト経路はメモリバス134から情報出力
ラツチ（IOL）318の入力側に接続されている。第３図に
示すように、まずシンドローム経路とロジツクとを検討
すれば、SBL316のシンドロームビツトの出力側とIOL318
の情報ビツト出力側はパリテイロジツク（PL）320の入
力側に接続されている。PL320は、ダブルワードの各単
一ワードに対して独立して演算を行う。即ち、ダブルワ
ードを構成する単一ワードに対して演算し、PL320は単
一ワードの、７シンドロームビツトと32の情報ビツトと
を検査して、32の情報ビツトに現われるエラーを検出す
る。この検査の結果はシンドローム復号ロジツク（SD
L）322へ送られ、SDL322はこれらの結果を復号化し、も
しダブルワードのいずれかの単一ワードの32の情報ビツ
トにおいてエラーが検出されたとすれば、必要に応じて
新しい訂正された単一ワードを発生させる。再び、以下
の説明のために、PL320とSDL322とは、ダブルワードを
構成する単一ワードを独立してオペレーションする。即
ち単一のワードを完全、かつ個別のエンテイテイとして
取扱う。単一ワードの書込みに関して以下説明するよう
に、PL320とSDL232とは単一ワード自体にオペレーショ
ンを行う。

さて、MCU132の情報出力経路について検討する。２個
の単一ワードからなる、新しい、訂正された64ビツトの
情報ダブルワードとMU130から本来読取られた情報のダ
ブルワードとを供給するSDL322とIOL318の64ビツトの情
報出力側は、出力ダブルワード選定マルチプレクサ（OD
WS）324の入力側に接続されている。ODWS324は、エラー
がMU130から読取られたダブルワードにおいて検出され
たかどうかによつて、SDL322の新しい、訂正されたダブ
ルワードの出力、あるいはMM106から読取られたダブル
ワードであるIOL318の元のダブルワード出力のいずれか
を選定する。

ODWS324の64ビツトのダブルワード出力側はメモリ出
力ラツチ（MOL）326の入力側に接続され、かつMOL326の
出力側の方はメモリシステムデータバスドライバ（MSDB
D）328の入力側に接続されている。ODWS324により選定
されたダブルワード出力はこの経路を介してSDバス118
に供給され、したがつて読取り操作を要求したシステム
102のエレメントに対して供給される。この点に関し
て、MOL326はこの場合、再びSDバス118が自由となり、
要求しているエレメントがダブルワードを受入れる状態
となるまでMM106から読取られたダブルワードを保留す
るために使用されるパイプライニングレジスタであるこ
とに注目すべきである。このパイプラインによつて、例
えば次の読取り操作、あるいは後述するようにリフレツ
シユあるいは書込み操作のような別の操作に対してシン
ドロームロジツクと経路とを自由にする。

書込み操作について説明する前に、メモリリフレツシ
ユ操作は、MUS130から読取られたワードがSDバス118に
対して読出されるのでなく、むしろMU130に対して書込
まれる１回の読取り−書込み操作を実施することにより
基本的に行われる。即ち、シンドロームビツトがSBL316
に書込まれ、情報ビツトが再びIOL318へ書込まれ、ワー
ドがMU130から読取られる。MU130から読取られたワード
に何らエラーが検出されなかつたとすれば、IOL318に位
置するワードはODWS324の出力側に現われるよう選択さ
れる。しかしながら、もしエラーが検出されるとすれ
ば、新しい修正されたワードがSDL322によつて発生し、
このワードはODWS324の出力側に現われるよう選定され
る。単一のワードの書込み操作が以上説明され、かつま
た下記のようにバイトとハーフワード書込みは、リフレ
ツシユ操作と同様に単一ワードの書込みに基いているこ
とを注目すべきである。

第３図に示すように、ODWS324の64ビツトの情報出力
は、前述のようにMOL326に接続されている以外に、情報
入力マルチプレクサ（IIM）330の第１の入力側に接続さ
れている。IIM330の出力側の方はMBOM308の第３の入力
側に接続されることによつて、MU130から読出されたダ
ブルワードの64の情報ビツトあるいはSDL322によつて発
生する修正された64ビツトの情報はメモリバス134に転
送され、かつ、そこからそれらが読出されたMU130へ書
込まれる。以下詳細に述べるように、IIM330はバイトお
よびハーフワードの部分的なダブルワードの書込みにお
いて、読取り−修正−書込み操作を行うよう作動し、該
読取り−修正−書込み操作においては、部分的にダブル
ワードの情報がMU130にすでに位置するダブルワードに
挿入され、MU130に書込むべき新しいダブルワードを発
生させる。

PL320は、MU130に書込むべきダブルワードに対応する
新しい組の14シンドロームビツトを発生させ、その14シ
ンドロームビツトは、ダブルワードの各々の単一ワード
に対して１個毎の、２組の７ビツトから構成されている
ことに注目すべきである。シンドロームビツトの発生は
MU130に書込まれるべきダブルワードの選択と同時に、
かつ並行して行われ、かつこれらのシンドロームビツト
は、選択された64ビツトの情報がMBOM308を介してメモ
リバス134の対応する64ビツトに対して供給されるのと
同時にシンドローム出力マルチプレクサ（SOM）332を介
してメモリバス134の対応する14ビツトに対して供給さ
れる。PL320の14ビツトのシンドローム出力とODWS324の
64ビツトの情報出力とが共にダブルワードが本来読取ら
れたMU130へ書込まれる78ビツトのダブルワードを構成
する。SOM332には、メモリ診断操作において用いられる
MCU132の制御回路から接続された第２の入力側、DIAGが
設けられていることに注目すべきである。

書込み操作の実行について検討する。前述のように、
MM106への全ての書込みはダブルワードのフオーマツト
形態であり即ちMM106へ書込むべき情報は、それぞれ64
ビツトを含むダブルワードでSDバス118からMM106へ供給
される。前記ダブルワード形式の実際の情報の内容はダ
ブルワード、即ち64ビツトの情報でよく、あるいはバイ
ト、ハーフワード（２バイト）あるいはワード（４バイ
ト）の情報でよく、情報を含まないワードのビツトは空
のビツトで充てんしてよい。そのような場合、バイト、
ハーフワードあるいは１ワードの情報は、情報を書込む
べきMU130におけるダブルワード記憶位置での位置に対
応するダブルワード形式内の位置を占める。例えば、そ
のアドレス位置を含むMU130のダブルワード位置での最
下位のバイトに対応するアドレス位置へバイトを書込む
べき場合、該バイトはダブルワード形式の最下位のバイ
トにおいて現われる。以下に説明するように、MM106は
ダブルワードフオーマツトから実際の情報ビツトを抽出
し、これらのビツトを書込み操作によりアドレスされる
MU130のダブルワードにおける正しい位置へ書込む。

ダブルワードフオーマツトが64ビツト一杯の情報を含
む場合についてまず検討すれば、ダブルワードは書込み
操作によりアドレスされるMU130の位置へ直接書込ま
れ、MCU132が実施する唯一の演算は14シンドロームビツ
トを加算することである。

第３図を再び参照すれば、第３図に示すように、MM10
6へ書込むべき情報を含むダブルワードフオーマツトはS
Dバス118からSDBD328を介してMCU132へ提供され、MCU13
2の入力経路のこの部分は前述した出力経路と共用され
る。入力経路はSDBD328の出力側から情報入力ラツチ（I
IL）334の二重の並列の64ビツトの入力側まで継続す
る。IIL334は二重の64ビツト幅のレジスタとして動作
し、MM106に書込むべき64ビツトのダブルワードがバツ
フアされ、かつそれらが書込まれた順序で２個の64ビツ
トレジスタのいずれかから読取るようにしてMM106へ書
込みをパイプライン化することができる。

第３図に示すように、IIL334の64ビツトの出力側は入
力情報マルチプレクサ（IIM）330の第２の64ビツトの入
力側へ接続される。前述のように、IIM332の64ビツトの
出力側の方はMBOM308の第３の入力側に接続され、PL320
の64ビツトの情報入力側に接続されている。IIL334のジ
ユアル（dual）レジスタのいずれかから選択され、かつ
IIL334の出力側に現われるダブルワードはそのためメモ
リバス134あるいはPL320のいずれかへ読取ることができ
る。

書込み操作において、IIL334の出力側に現われるダブ
ルワードはPL320へ読取られ、そこで該ダブルワードに
関する。前述の14シンドローム、即ちパリテイビツトが
発生する。次いで、14シンドロームビツトがSOM332を介
してメモリバス134の14シンドロームビツトへ読取ら
れ、一方対応する64の情報ビツトがIIL334からIIM330と
MBOM308とを介してメモリバス134の64の情報ビツトへ読
取られる。PL320から供給される14のシンドロームビツ
トとIIL334から供給される64の情報ビツトとは次いで、
書込み要求において供給された書込みアドレスにより指
示されるMU130の記憶位置へ書込まれる78ビツトのダブ
ルワードを構成する。

単一ワードの書込みについて検討する。前述のよう
に、単一ワードがダブルワードの場合と同様にMU130へ
直接書込まれる。この場合、MCU132が受取るダブルワー
ドフオーマツトの中の一方の単一ワードは１ワード（32
ビツト）の情報を含み、一方フオーマツト内の他方の単
一ワードは、例えば空のビツトを含んでよい。「一杯
（full）」のダブルワードに関して前述したようにMCU1
32による同じ要領かつ同じ操作により「半分充てした」
ダブルワードがアドレスされたMU130に供給される。こ
の点に関して、前述のように、PL320とSDL322とはダブ
ルワードの２個の単一ワードに対して独立して演算し、
即ち、情報を含む単一ワードに対して正確なシンドロー
ムビツトを発生させることに注目すべきである。「半分
充てんされた」ダブルワードと関連のシンドロームビツ
ト、即ち、情報を含む単一ワードおよびその関連したシ
ンドロームビツト、並びに空の単一ワードおよびそのシ
ンドロームビツトは前述のように実際のダブルワードと
同じ要領でMBOM308とSOM332とを介してメモリバス134と
MU130とへ供給される。

しかしながら、「半分充てんした」ダブルワードを伴
うMU130の書込み命令は単一ワードの書込みとしてその
操作を識別する。次いで、アドレスされたMU130は前述
のように応答し、情報を含んだ単一ワードを、そのEWP2
06またはOWP208の適当なサブプレーンにおいてアドレス
された位置へ書込む。

部分ダブルワード書込み操作の実行について検討す
る。前述のように、部分書込みは、MM106に供給される
ダブルワードフオーマツトが１バイトまたはハーフワー
ドの情報のみを含んでいる場合に発生する。そのような
場合、書込みアドレスにおけるMU130の記憶位置に位置
し、書込むべき情報に対応するダブルワードの部分は書
込むべき情報によつて置換され、一方前記ダブルワード
記憶位置にある残りの情報部分は不変である。先に存在
していた情報を新しい情報で前述のように置換すること
は読取り−修正−書込み操作によつて達成される。

部分書込みにおいては、バイトあるいはハーフワード
の形の情報を含むダブルワードフオーマツトが受取ら
れ、IIL334のダブルレジスタの一方へラツチする。同時
に、書込みアドレスにおいてMU130に存在する64の情報
ビツトのダブルワードが、読取り操作に関して前述した
ようにMU130から読出され、IOL318へラツチされる。付
随する14のシンドロームビツトも前述のように同時にSB
L316にラツチされる。

再び、PL320とSDL322とがMU130から読出されたダブル
ワードに対して演算し、エラーが存在するか否か検出
し、エラーが発見されたとすればODWS324の出力側にお
いて訂正したダブルワードを発生させる。何らエラーが
存在していないとすれば、IOL308に存在する元のダブル
ワードがODWS324の出力として供給される。

書込みアドレスにおけるMM106の内容を表わすODWS324
の64ビツトの出力がIIM330の第１の入力側に供給され、
一方書込むべき情報を含むIIL334の64ビツトの出力がII
M330の第２の入力側に供給される。次いでIIM330を構成
するマルチプレクサがIIL334の出力側から書込むべきバ
イトあるいはハーフワードの形の情報を選択し、ODWS32
4の出力側からは不変のまま残すべき、即ち書込むべき
情報のバイトに対応しない元のワードのバイトを選択す
る。次いで、IIM330は情報バイトのこれら選択された２
グループを組合わせ、書込むべきバイトがMM106から読
出された元のダブルワードにおける対応するバイトを代
替ずみである相応のダブルワード出力を供給する。前述
のように、MM106から読出されたが書込むべき情報に対
応しない元のダブルワードの残留バイトは不変のまま残
される。

次いで、前述のように、新しいダブルワードがMBOM30
8を介してメモリバス134に、かつPL320へ供給され、PL3
20は対応するシンドロームビツトを発生させかつメモリ
バス134へ供給する。次いで、新しい78ビツトのダブル
ワードがMU130における書込みアドレス位置へ書込ま
れ、元々その中に存在していたダブルワードを置換す
る。

最後に第３図に示すMCU132の制御ロジツクを参照す
る。MCU132はシステム102の他方のエレメントからメモ
リオペーレシヨン要求を受取るためSBCバス119から接続
されたメモリ制御ロジツク（MCL）336を含む。MCL336は
以下の説明のように前記要求に存在する命令を受取り復
号化し、適当な制御信号をMCU132のエレメントに供給
し、かつ前述のようにメモリ内部制御バスを介してMU13
0に供給する。またMCL336は、MM106の操作を要求してい
るシステム102の他方のエレメントにビジー（BUSY）お
よび待機（WAIT）命令を供給する。BUSYおよびWAITはそ
れぞれ、MM106がSB114を使用しており、したがつてSB11
4がシステム102の他のエレメントに対して使用できない
こと、および要求されたデータが、例えば前に保留され
ていた、あるいは実行されていた操作のためMM106から
現在使用できないことを示す。

第３図に示すように、MCL336の最初の４ビツト入力側
はSBCバス119から直接４ビツトのメモリオペレーシヨン
命令コードを受取るために該SBCバスに接続されてい
る。MCL336の第２の４ビツトは、命令ラツチ（CL）338
と命令レジスタ（CR）340とからなるパイプラインから
接続されており、CL338の入力側はSBCバス119から接続
され、かつCR340に直列接続され、CR340の出力側の方は
MCL336の第２の入力側に接続されている。CL338とCR340
とは再びメモリオペレーシヨンのパイプライニングのた
めに設けられているのであり、ジユアルレジスタIIL33
4、IOL318およびMOL326、並びにAL302とAR304とからな
る前述のパイプラインと共に作動する。

例えばMCL336のようなメモリ制御ロジツクの詳細な構
成は当該技術分野において周知であつて、MUS130および
MCU132についての既述の説明およびメモリオペレーシヨ
ン命令と、MM106のオペレーシヨンを示すタイミング線
図とについての以下の説明を読んだ後は当該技術分野の
専門家には理解されよう。

前述のメモリオペレーシヨン命令は、例えばPU104あ
るいはSBI110のようなメモリオペレーシヨンを要求する
システム102のエレメントから、SBCバス119を介して、M
CU132のMCL336へ伝達される。本実施例においては、メ
モリオペレーシヨン命令は以下を含む； メモリからの読取りに対して： ワードの読取り−MM106から単一ワードの読取り； ダブルワードの読取り−MM106からダブルワードの読
取り； ４ワードの読取り−MM106から２個のダブルワードの
読取り； ８ワードの読取り−MM106から４個のダブルワードの
読取り； メモリへの書込みに対して： バイトの書込み−１バイトの部分書込みの実施； 半ワードの書込み−ハーフワードの部分書込みの実
施； ワードの書込み−ワードの書込みの実施； ダブルワードの書込み−ダブルワードの書込みの実
施； MCUからの読取りに対して： MCUの読取り−例えばSCU108のような要求元のMCU132
のレジスタの内容を読取る診断命令 MCUへの書込みに対して： MCUへの書込み−例えばSCU108のような要求元からMCU
132のレジスタの内容を書込む診断命令；および メモリのレフレツシユに対して： 全てのメモリのリフレツシユ−データは無チエツク；
および、 全てのメモリのリフレッショおよびデータのチェック
−メモリをリフレツシユし、必要に応じて訂正ずみデー
タを書戻す。

第4A図、第4B図、第4C図、第4D図、第4E図および第4F
図とを参照すれば、ワードあるいはダブルワードの読取
り、８ワードの読取り、ワードあるいはダブルワードの
書込み、バイトあるいはハーフワードの書込み、リフレ
ツシユおよびリフレツシユしたダブルワードを訂正して
リフレツシユすることに関すそれぞれのタイミング線図
が示されている。第4A図から第4F図までに示すタイミン
グ線図は従来のものであつて、そこに示されている情報
は当該技術分野の専門家には十分理解されるので、該図
に示される用語を定義するのみで詳細には説明しない。
この点に関して、第4A図の最上部から第4F図までに示さ
れるタイミングの尺度はナノ秒単位である： MEMCLK:メモリクロツク； ENABLE MEM CMD:イネーブルメモリ命令、即ち、MCU13
2がSBCバス119からメモリオペレーシヨン命令コードを
受取ることになる。

SYS ADDR:システムアドレス、即ちMCU132へSAバス116
からアドレスが供給される； LATCH SYS ADDR:ラツチシステムアドレス、即ち、ア
ドレスがMCU132のアドレスレジスタへラツチされる； ENABLE MEM DATA:イネーブルメモリデータ、即ち、デ
ータはMU130から読取ることができる； MEM DATA:メモリデータ、即ち、MM106からのデータが
要求元へ読取ることができる： ENABLE SYS DATA:イネーブルシステムデータ、即ち、
要求されたデータが有効であつて、要求元に対して使用
可能である； SYS DATA:システムデータ、即ち、要求されたデータが
SDバス118の要求元に対して供給される； BUSY:前述の通り WAIT:前述の通り VMA:有効メモリアドレス、即ち要求されたメモリオペレ
ーシヨンが有効である；および ENABLE REF ADDR:イネーブルリフレツシユアドレス、
即ち、MCU132が使用可能とされリフレツシユアドレスを
MUS130に供給する。

最後に、以下の特記はMCU132とMU130の一般的で全体
的なオペレーシヨンに関し、前述の説明と共に、MM106
の全体的なオペレーシヨンをさらに示す。

まずMM106への書込みに関して、MCU132は２個の書込
み、ワードあるいはダブルワードのいずれかを受入れ、
書込み操作が実行可能となるまで書込み要求を前述した
バツフアレジスタにおいて保留する。MCU132は第１の書
込み操作が完了するまでシステムバス114上の第３の書
込み要求をさらに保留しうるので、システムバスをバツ
フアとして効果的に使用する。

要求元が書込み操作を開始すると、要求のアドレスは
MU130に存在する最大アドレスと比較される。アドレス
が有効範囲内に入つているとすれば、MCU132は要求元に
対して、有効なメモリアドレス（VMA）がつくられたこ
とを知らせる。

前述のようにMM106が読取り−修正−書込み操作を行
つており、かつ訂正不可能のデータエラーが現われる
と、MCU132はMU130への書込みを阻止し、SCU108に、エ
ラーを適正に処理すべきよう、その事象を知らせる。シ
ステムバスを通してMM106へ伝達された情報にパリテイ
エラーが現われるとすれば、MCU132は同様に、SCU108に
対してその事象を伝え、適当なエラー処理操作をするよ
うにする。

MM106からの読取りに関して、要求元により供給され
たアドレスは再び前述のようにMM106に存在するアドレ
ス範囲と比較され、もしアドレスが有効であれば、要求
元は再びVMA信号を受取る。

読取り要求に応答して読取られたデータにエラーが現
われるとすれば、データ訂正が可能ならデータが訂正さ
れるまでMCU132はBUSY応答を通して要求元を保留し、要
求元に対してVMAとデータとを供給する。データが訂正
できないとすれば、要求元とSCU108の双方はこの事象を
知らされ、要求元はVMAを受取らない。

最後に、MCU132はMU106のリフレツシユ期間の間に全
ての接続されたMU130をリフレツシユする。この時間の
間に、MCU132は独特のワードアドレスをMU130に供給
し、もし「一致」したとすれば、対応するワードをMCU1
32へ読取る。訂正を伴つたリフレツシユが使用可能とす
れば、このワードはエラーがないか検査される。エラー
が検出されるとすれば、メモリオペレーシヨンサイクル
はメモリ内のワードを訂正するように延ばされる。エラ
ーが訂正可能でないとすれば、ワードはMU130へ書込ま
れず、SCU108にこの事象が知らされる。

前述した本発明は本発明の精神あるいは本質的な特徴
から逸脱することなく、その他の特定の形態において実
施できる。このように、本発明の実施例は全ての点にお
いて例示であつて、かつ非限定的と考えるべきであつ
て、本発明の範囲は前述の説明によつてでなく、特許請
求の範囲によつて示され、したがつて特許請求の範囲に
記載のものと均等な意味と範囲とに入る全ての変更も本
発明の範囲に含まれる。

【図面の簡単な説明】

第１図は本発明を組入れた計算機システムのブロツク線
図； 第２図はメモリユニツトを示すブロツク線図； 第３図はメモリ制御装置を示すブロツク線図； および 第4A図、第4B図、第4C図、第4D図、第4E図および第4F図
は本発明によるメモリのオペレーシヨンを示すタイミン
グ線図である。 図において、 102……情報処理システム、 130……メモリユニツト、 206、208……メモリ記憶手段、 210、212……出力ラツチ手段、 214……出力セレクタ手段、 222、230、232、234、236……メモリユニツト制御手
段。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドワード・デイー・マン アメリカ合衆国マサチユーセツツ州 01844，メシユエン，ワシントン・スト リート 20，ストーンクリーヴ・ヴイレ ツジ 73 (56)参考文献 特開 昭50−555（ＪＰ，Ａ) 特開 昭57−167185（ＪＰ，Ａ) 特開 昭58−105363（ＪＰ，Ａ)

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】情報処理システムにおける、該システムに
   よって演算される情報を記憶するためのメモリユニット
   装置において、 情報のユニットを記憶するメモリ記憶手段であって、複
   数の別個にアドレス指定可能なメモリプレーンを有する
   メモリ記憶手段と、 前記メモリユニット装置の外部で生成されたメモリ読み
   出しコマンドに応答し、対応する前記メモリ記憶手段の
   情報のユニットの記憶位置のアドレスを生成するメモリ
   ユニット制御手段と、 を備え、 前記メモリ記憶手段は、前記アドレスに応答し、対応す
   る前記メモリ記憶手段の位置から情報ユニットを読み出
   し、 各メモリ読み出しコマンドは、初期メモリアドレス、及
   び読み出される複数の情報のユニットを指定する情報を
   含み、 前記メモリユニット制御手段は、１つ又はそれ以上の情
   報のユニットを指定するメモリ読み出しコマンドに応答
   し、単一のメモリオペレーションにおいて一連のアドレ
   スを生成し、 前記一連のアドレスは、前記初期メモリアドレスで始ま
   り、且つ指定された前記情報のユニットの数に等しい数
   のアドレスを含み、 前記メモリ記憶手段は、前記一連のアドレスに応答し、
   前記単一のメモリオペレーションにおいて、情報のユニ
   ットを、前記メモリ記憶手段の対応する一連の位置から
   読み出す、 ように構成され、 メモリユニット装置は、前記初期メモリアドレスを記憶
   するアドレスバッファ手段と、複数の異なる所定のアド
   レス増分値のうちの１つを、記憶された前記初期メモリ
   アドレスに連続的に加算し、前記一連のアドレスを生成
   するための加算器手段を含み、アドレス増分値は、前記
   メモリユニット装置内においての、前記メモリ読み出し
   コマンドからの情報の復号化に基づいて選択される、 メモリユニット装置。
2. 【請求項２】前記メモリ記憶手段は、 連続する偶数アドレスをもつ記憶位置を含む第１メモリ
   プレーン手段と、 連続する奇数アドレスをもつ記憶位置を含む第２メモリ
   プレーン手段と、 を含む、 特許請求の範囲第１項に記載のメモリユニット装置。
3. 【請求項３】前記第１メモリプレーン手段の情報出力か
   ら接続され、そこから読み出された情報のユニットを受
   信し且つ記憶するための第１出力ラッチ手段と、 前記第２メモリプレーン手段の情報出力から接続され、
   そこから読み出された情報のユニットを受信し且つ記憶
   するための第２出力ラッチ手段と、 前記第１及び第２出力ラッチ手段から接続され、現在の
   アドレスに応答し、前記出力ラッチ手段から、前記現在
   のアドレスに対応する前記情報のユニットを選択し且つ
   読み出すためのメモリユニット出力セレクタ手段と、 を備える特許請求の範囲第２項に記載のメモリユニット
   装置。
4. 【請求項４】前記第１及び第２メモリプレーン手段はそ
   れらに供給された各アドレスに応答して、 情報のユニットを、前記メモリプレーン手段のうちの一
   方のメモリプレーン手段における対応する位置から、対
   応する前記出力ラッチ手段へ読み出し、かつ、 前記情報のユニットを、前記メモリプレーン手段のうち
   の他方のメモリプレーン手段における対応する次の位置
   から、対応する前記出力ラッチ手段へ、同時に読み出
   す、 特許請求の範囲第３項に記載のメモリユニット装置。
5. 【請求項５】前記メモリユニット制御手段は、メモリ読
   み出しコマンドに応答して、 初期アドレスと、一連のアドレスの各交互の連続するア
   ドレスとを、前記第１及び第２メモリプレーン手段に供
   給し、前記メモリプレーン手段から対応する一対の情報
   のユニットを読み出し、かつ 一連のアドレスの各連続するアドレスを前記メモリ出力
   セレクタ手段に供給し、メモリユニット装置から、一連
   の１つ以上の情報のユニットの、連続するメモリ情報の
   ユニットを選択し且つ読み出す、 特許請求の範囲第４項に記載のメモリユニット装置。
6. 【請求項６】情報のユニットの各々は、複数ワードの情
   報からなる、 特許請求の範囲第１項に記載のメモリユニット装置。
7. 【請求項７】情報処理ユニットにおける、該システムに
   よって演算される情報を記憶するメモリユニット装置に
   おいて、 複数のワードの情報からなる情報のユニットを記憶する
   ための位置を含む、少なくとも１つのメモリプレーン手
   段を含む、メモリ記憶手段と、 メモリユニット装置を、メモリバスに、そして前記メモ
   リバスを通じてメモリ制御ユニットに、そして前記メモ
   リ制御ユニットを通じて前記情報処理システムのシステ
   ムバスに、インターフェースするためのインターフェー
   ス手段であって、メモリアドレスと、情報のユニット
   と、メモリ書き込み要求コマンドを含むメモリユニット
   コマンドとを、メモリユニット装置と前記メモリ制御ユ
   ニットとの間で結合するための手段を含む、インターフ
   ェース手段と、 メモリ書き込み要求コマンドに応答し、メモリユニット
   装置への情報の書き込みを制御するメモリユニット制御
   手段と、を備え、 各前記メモリプレーン手段は、ワードに対する記憶位置
   を含む対応する複数のサブプレーン手段を含み、 情報のユニットを記憶するための各前記メモリプレーン
   手段の位置は、前記サブプレーン手段の各々からのワー
   ド記憶位置からなり、 メモリ書き込み要求は、書き込まれる複数の情報のワー
   ドを指定する書き込み要求コマンドと書き込み要求アド
   レスとを含み、 前記メモリユニット制御手段は、書き込み要求アドレス
   に応答し、情報が書き込まれる位置である情報のユニッ
   トの前記記憶位置からなる、前記サブプレーン手段の、
   対応する複数のワード位置を識別するメモリプレーンア
   ドレスを生成し、 前記メモリユニット制御手段は、書き込み要求コマンド
   に応答し、前記コマンドを復号化し且つ、復号化された
   コマンドに基づいて、１つまたはそれ以上の書き込みイ
   ネーブル信号を生成して、書き込まれるワードに対応す
   る前記サブプレーン手段を選択し、 前記サブプレーン手段は、前記メモリプレーンアドレス
   と、前記書き込みイネーブル信号とに応答し、情報を、
   対応するワードの前記記憶位置に書き込む、メモリユニ
   ット装置。
8. 【請求項８】各書き込み要求コマンドは、単一のワード
   又は情報のユニットの何れかが書き込まれることを指定
   し得る、 特許請求の範囲第７項に記載のメモリユニット装置。