JP2635565B2 - 半導体装置の駆動法 - Google Patents
半導体装置の駆動法Info
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- JP2635565B2 JP2635565B2 JP394187A JP394187A JP2635565B2 JP 2635565 B2 JP2635565 B2 JP 2635565B2 JP 394187 A JP394187 A JP 394187A JP 394187 A JP394187 A JP 394187A JP 2635565 B2 JP2635565 B2 JP 2635565B2
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- anode
- time
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明はゲートターンオフサイリスタでかつアノー
ド側Ｎベース（以下アノードベース）とカソード側Ｐベ
ース（以下カソードベース）の双方にゲート電極を設け
たゲートターンオフサイリスタ（以下ダブルゲートGT
O）を駆動する方法に関する。
ド側Ｎベース（以下アノードベース）とカソード側Ｐベ
ース（以下カソードベース）の双方にゲート電極を設け
たゲートターンオフサイリスタ（以下ダブルゲートGT
O）を駆動する方法に関する。
（従来技術） ダブルゲートGTOは現在開発途上のもので使用されて
いない。そのため問題点が明らかではないが、現在市販
されているシングルゲートGTOの特性の中で欠点が明ら
かになっているので、その問題点を従来技術の問題とし
以下に記述する。
いない。そのため問題点が明らかではないが、現在市販
されているシングルゲートGTOの特性の中で欠点が明ら
かになっているので、その問題点を従来技術の問題とし
以下に記述する。
（発明が解決しようとする問題点） 第７図はシングルゲートGTOと周辺回路である。
同図において101はシングルゲートGTO、102はターン
オンゲート電源、103はスイッチ素子、104はターンオフ
ゲート電源、105はスイッチ素子、106は主電源、107は
負荷である。
オンゲート電源、103はスイッチ素子、104はターンオフ
ゲート電源、105はスイッチ素子、106は主電源、107は
負荷である。
第８図は動作波形であって第５図を使ってその動作を
説明する。
説明する。
時点t1でスイッチ素子103をターンオン用電源102によ
ってゲート電流IGが図示した矢印の向きに流れGTO 101
はターンオンする。
ってゲート電流IGが図示した矢印の向きに流れGTO 101
はターンオンする。
時点t2以前にスイッチ素子103を開放し、時点t2スイ
ッチ素子105をオンするとオフ電源105によってゲート電
流IGを図示の矢印と反対の向きに流れる。いわゆる電流
吸い出しを行なう。
ッチ素子105をオンするとオフ電源105によってゲート電
流IGを図示の矢印と反対の向きに流れる。いわゆる電流
吸い出しを行なう。
そして電流IAの減少が始まるまでの時間（＝t3−t2）
を蓄積時間とよびGTO内部では、導通領域が狭くなって
いく（以下スクイズ）、さらに時点t3からIAが減少し、
同時にアノード電圧VAが増加する。IAは時点t4まで急激
に減少する、この時間（＝t4−t3）を降下時間とよんで
いる。そして時点t4のアノード電流IAの値をテイル電流
初期値と云う。この時点t4以後時点t5まで流れているIA
をテイル電流と呼び、又その時間（＝t5−t4）をテイル
期間と呼んでいる。このテイル電流は第７図のＮベース
中残留電荷が排出されるために生じる電流である。
を蓄積時間とよびGTO内部では、導通領域が狭くなって
いく（以下スクイズ）、さらに時点t3からIAが減少し、
同時にアノード電圧VAが増加する。IAは時点t4まで急激
に減少する、この時間（＝t4−t3）を降下時間とよんで
いる。そして時点t4のアノード電流IAの値をテイル電流
初期値と云う。この時点t4以後時点t5まで流れているIA
をテイル電流と呼び、又その時間（＝t5−t4）をテイル
期間と呼んでいる。このテイル電流は第７図のＮベース
中残留電荷が排出されるために生じる電流である。
以上説明の動作中に生じる電力損失Ｐ（＝VA×IA）は
第８図最下段に示す波形になる。
第８図最下段に示す波形になる。
この波形において電力損失が大きいのは時点t3から時
点t5までの間に発生する損失である。
点t5までの間に発生する損失である。
さらに細分化すると降下時間（＝t4−t3）が長いと損
失が増す、テイル電流初期値が大きいとテイル駆間の増
失が増すことが容易にわかる。
失が増す、テイル電流初期値が大きいとテイル駆間の増
失が増すことが容易にわかる。
シングルゲートGTOは上記２つの問題点に対し満足の
いく特性を示さなかった。そのため打解策として、GTO
の内部のキャリアの寿命を短縮するために電子線の照射
や金属をドープしたが上記問題を解決するだけのプロセ
スを行なうと当然ターンオン損失及び順電圧降下が急激
に増加し真の解決にはならなかった。したがってターン
オン損失，順電圧降下に伴なう電力損失の増加を伴なう
ことなく降下時間の短縮とテイル電流値を減少させるこ
とが解決すべき問題点である。
いく特性を示さなかった。そのため打解策として、GTO
の内部のキャリアの寿命を短縮するために電子線の照射
や金属をドープしたが上記問題を解決するだけのプロセ
スを行なうと当然ターンオン損失及び順電圧降下が急激
に増加し真の解決にはならなかった。したがってターン
オン損失，順電圧降下に伴なう電力損失の増加を伴なう
ことなく降下時間の短縮とテイル電流値を減少させるこ
とが解決すべき問題点である。
（問題を解決するための手段） 本発明の手段は、ダブルゲートGTOとそれを駆動する
ゲートパルサで構成し特にターンオフゲートパルスを印
加する際、二つのゲートパルスの開始時点に差を持たせ
ダブルゲートGTO特有の動作を利用して前記ゲート印加
時間差を活かすものである。
ゲートパルサで構成し特にターンオフゲートパルスを印
加する際、二つのゲートパルスの開始時点に差を持たせ
ダブルゲートGTO特有の動作を利用して前記ゲート印加
時間差を活かすものである。
（作 用） 本発明の作用はアノードベース層に設けた第一ゲート
に正のバイアスを加えアノードベース層中の電子および
カソードエミッタから注入されている電子を吸い出すと
共にアノードエミッタからの正孔の注入を制御する。そ
の後カソードベース層に設けられた第二ゲートに負のバ
イアスを加え、カソードからの電子の注入を抑制すると
共に、カソードソース層の正孔を吸い出す作用をする。
に正のバイアスを加えアノードベース層中の電子および
カソードエミッタから注入されている電子を吸い出すと
共にアノードエミッタからの正孔の注入を制御する。そ
の後カソードベース層に設けられた第二ゲートに負のバ
イアスを加え、カソードからの電子の注入を抑制すると
共に、カソードソース層の正孔を吸い出す作用をする。
（実施例） 以下に本発明の実施例を具体的に説明する。
第１図は、本発明を用いたダブルゲートGTOの使用例
である。
である。
同図において１はダブルゲートGTO、２は基準ゲート
パルス発生回路、３は第二ゲートパルサ、４はオフゲー
トパルス遅延回路、５は第二ゲートパルサである。
パルス発生回路、３は第二ゲートパルサ、４はオフゲー
トパルス遅延回路、５は第二ゲートパルサである。
特に第一ゲートパルサ３は高電位で用いるので信号S1
と低電位とは絶縁された状態にある。
と低電位とは絶縁された状態にある。
第２図は上記第１図に示した信号S1〜S4までのタイム
チャートである。
チャートである。
基準パルスS1はt1で信号を発生し、t3で零になる矩形
波パルスで、間隔t5−t1で繰返している。
波パルスで、間隔t5−t1で繰返している。
第一ゲートパルスS2は時点t1からt2までの間出力し、
これを繰返えす。
これを繰返えす。
また信号S3はターンオン用（正に図示）が前記S1と同
期しており、ターンオフ用（負に図示）がΔｔ＝t4−t3
だけ第一ゲートS1のオフパルスより遅れている。この信
号S5を設けて第二ゲート出力は時点t1で正パルス、時点
t4でオフパルスを発生する。
期しており、ターンオフ用（負に図示）がΔｔ＝t4−t3
だけ第一ゲートS1のオフパルスより遅れている。この信
号S5を設けて第二ゲート出力は時点t1で正パルス、時点
t4でオフパルスを発生する。
上述したように信号S2とS4のターンオフパルスの発生
時刻がΔｔだけ異なることによってダブルゲートGTO内
部で生じる動作を第３図（ａ）（ｂ）に示す。
時刻がΔｔだけ異なることによってダブルゲートGTO内
部で生じる動作を第３図（ａ）（ｂ）に示す。
第３図はターンオフ時の電流の流れ分布を模式的に表
わしたもので（ａ）（ｂ）とも第二ゲートは開放されて
いるので省略してある。
わしたもので（ａ）（ｂ）とも第二ゲートは開放されて
いるので省略してある。
同図（ａ）は第一ゲート40bに正バイアス60をスイッ
チ素子等で印加し、アノードベース層でスクイズが起り
始めた状態である。電子は第一ゲート40a,40bへ向って
流れ始め、アノードエミッタＰからの正孔の注入領域は
エミッタの中央へ縮小を始める同図（ｂ）は、上記
（ａ）よりも時間が経過し、更にスクイズが進行してい
る。そしてアノードエミッタからの正孔の注入が抑制さ
れている。但し、カソードエミッタＮからは電子の注入
が抑制されることなく続いている。
チ素子等で印加し、アノードベース層でスクイズが起り
始めた状態である。電子は第一ゲート40a,40bへ向って
流れ始め、アノードエミッタＰからの正孔の注入領域は
エミッタの中央へ縮小を始める同図（ｂ）は、上記
（ａ）よりも時間が経過し、更にスクイズが進行してい
る。そしてアノードエミッタからの正孔の注入が抑制さ
れている。但し、カソードエミッタＮからは電子の注入
が抑制されることなく続いている。
次に第４図（ａ）（ｂ）に示すように第二ゲート50
（ａ）（ｂ）に負バイアス70を図では省略されているス
イッチを用いて印加し、第一ゲート，第二ゲートを共に
稼動すると、最初は同図（ａ）のようにカソード側にも
スクイズが起り、かつカソードエミッタＮからの電子の
注入が抑制され始める。
（ａ）（ｂ）に負バイアス70を図では省略されているス
イッチを用いて印加し、第一ゲート，第二ゲートを共に
稼動すると、最初は同図（ａ）のようにカソード側にも
スクイズが起り、かつカソードエミッタＮからの電子の
注入が抑制され始める。
さらに時間の経過に伴なって同図（ｂ）のようにアノ
ード20,カソード30からの正孔及び電子の注入が停止
し、二つのゲートからは残留した電荷の排出が行なわれ
る。
ード20,カソード30からの正孔及び電子の注入が停止
し、二つのゲートからは残留した電荷の排出が行なわれ
る。
この状態がテイル電流が流れ始める時点の近傍であ
る。
る。
実際に回路に流れる電流・電圧の波形は、第５図に示
すように、アノードカソード間の電流IA（実線）が第一
ゲートの信号S2を印加（t3）後第二ゲートの信号S4を印
加（t4）すると、急激に電流零に近ずくことを示してい
る。この時のVAは素子間電圧（第１図でも示す）であ
り、約2000Vである。
すように、アノードカソード間の電流IA（実線）が第一
ゲートの信号S2を印加（t3）後第二ゲートの信号S4を印
加（t4）すると、急激に電流零に近ずくことを示してい
る。この時のVAは素子間電圧（第１図でも示す）であ
り、約2000Vである。
比較例として、第一ゲートの信号S2を第二ゲートの信
号S4より遅くすると、素子間に流れるメイン電流IAは第
６図に示すように、だらだらと低下し、スイッチング特
性を悪くしていることがわかる。
号S4より遅くすると、素子間に流れるメイン電流IAは第
６図に示すように、だらだらと低下し、スイッチング特
性を悪くしていることがわかる。
本発明の実施例で述べた動作と従来技術の問題とを比
較すると明らかなようにアノード電流の降下時間が長い
問題は二つのゲートにより電流を吸い出すので時間の短
縮がはかれる。
較すると明らかなようにアノード電流の降下時間が長い
問題は二つのゲートにより電流を吸い出すので時間の短
縮がはかれる。
また、テイル電流の初期値が大きい問題点については
第一ゲートによって正孔の注入を抑制できるので大幅に
減少させることが出来る。
第一ゲートによって正孔の注入を抑制できるので大幅に
減少させることが出来る。
以上の効果は、最終的には電力損喪を大幅に減少させ
ることにある。また電力損失を少なく出来る事はスイッ
チング頻度を高められるから高周波の駆動を容易ならし
める効果がある。
ることにある。また電力損失を少なく出来る事はスイッ
チング頻度を高められるから高周波の駆動を容易ならし
める効果がある。
第１図はダブルゲートGTOを用いる時の基本回路、第２
図はゲートパルスのタイムチャート、第３図はダブルゲ
ートのターンオフを第一ゲートのみで行なっている時点
の電流の流れ図、第４図は第一，第二ゲート双方でオフ
バイアスを印加している時の電流の流れ図、第５図は本
発明の実施例の回路波形を示す波形図、第６図は比較例
の波形図、第７図はシングルゲートGTOと周辺回路図、
第８図は電圧，電流波形と電力損失波形を示す波形図で
ある。 １……ダブルゲートGTO、３……第一のゲートパルサ ５……第二のゲートパルサ、20……アノード電極 30……カソード電極、40……第一ゲート電極 50……第二ゲート電極、60……第一ゲート電源 70……第二ゲート電源、101……シングルゲートGTO 106……主電源、107……負荷
図はゲートパルスのタイムチャート、第３図はダブルゲ
ートのターンオフを第一ゲートのみで行なっている時点
の電流の流れ図、第４図は第一，第二ゲート双方でオフ
バイアスを印加している時の電流の流れ図、第５図は本
発明の実施例の回路波形を示す波形図、第６図は比較例
の波形図、第７図はシングルゲートGTOと周辺回路図、
第８図は電圧，電流波形と電力損失波形を示す波形図で
ある。 １……ダブルゲートGTO、３……第一のゲートパルサ ５……第二のゲートパルサ、20……アノード電極 30……カソード電極、40……第一ゲート電極 50……第二ゲート電極、60……第一ゲート電源 70……第二ゲート電源、101……シングルゲートGTO 106……主電源、107……負荷
Claims (1)
- 【請求項１】第一の導電型を有するアノードエミッタ層
と、このアノードエミッタ層との間にPN接合を形成し、
第二の導電型を有するアノードベース層と、このアノー
ドベース層との間にPN接合を形成し、第一の導電型を有
するカソードベース層と、このカソードベース層との間
にPN接合を形成し第二の導電型を有するカソードエミッ
タ層を形成してなる半導体かもしくはアノードエミッタ
とアノードベース間を部分的に低抵抗で接続している前
記半導体でかつ、アノードベース層に電極を設けこれを
第一ゲートとし、カソードベース層に電極を設けこれを
第二ゲートとする四層の半導体装置とこれを駆動するゲ
ートパルス発生器とからなる装置のゲート駆動法におい
て、前記半導体装置に印加するターンオフパルスを、前
記第一および第二のゲートに印加する時点が第二のゲー
トよりも第一のゲートの方を早くして前記半導体装置を
駆動することを特徴とする半導体装置の駆動法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP394187A JP2635565B2 (ja) | 1987-01-13 | 1987-01-13 | 半導体装置の駆動法 |
| US07/101,790 US4821083A (en) | 1986-09-30 | 1987-09-28 | Thyristor drive system |
| DE3751268T DE3751268T2 (de) | 1986-09-30 | 1987-09-30 | Thyristortreibersystem. |
| EP87308676A EP0262958B1 (en) | 1986-09-30 | 1987-09-30 | Thyristor drive system |
| US07/701,002 US5132767A (en) | 1986-09-30 | 1991-05-13 | Double gate GTO thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP394187A JP2635565B2 (ja) | 1987-01-13 | 1987-01-13 | 半導体装置の駆動法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63173415A JPS63173415A (ja) | 1988-07-18 |
| JP2635565B2 true JP2635565B2 (ja) | 1997-07-30 |
Family
ID=11571152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP394187A Expired - Fee Related JP2635565B2 (ja) | 1986-09-30 | 1987-01-13 | 半導体装置の駆動法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2635565B2 (ja) |
-
1987
- 1987-01-13 JP JP394187A patent/JP2635565B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63173415A (ja) | 1988-07-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |