JP2625500B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2625500B2 JP63136097A JP13609788A JP2625500B2 JP 2625500 B2 JP2625500 B2 JP 2625500B2 JP 63136097 A JP63136097 A JP 63136097A JP 13609788 A JP13609788 A JP 13609788A JP 2625500 B2 JP2625500 B2 JP 2625500B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、縦型構
造のバイポーラトランジスタを有する半導体集積回路装
置に適用して有効な技術に関するものである。
〔従来の技術〕
本発明者が開発中のバイポーラトランジスタは、SEPT
（Ｓelective Ｅtching of Ｐoly−silicon Ｔechnolog
y）構造で構成されている。この技術は、ベース領域に
対して、ベース引出用電極、エミッタ開口、エミッタ領
域、エミッタ引出用電極の夫々を自己整合で形成するこ
とができる。つまり、この技術を使用するバイポーラト
ランジスタは製造工程におけるマスク合せずれをなくす
ことができるので高集積化を図ることができる特徴があ
る。
SEPT構造のバイポーラトランジスタは、基板の主面側
からその深さ方向にｎ型エミッタ領域、ｐ型ベース領
域、ｎ型コレクタ領域の夫々の動作領域を順次配置した
縦型構造で構成されている。
ｎ型コレクタ領域は基板中に埋込まれた高不純物濃度
の半導体領域（埋込型コレクタ領域）を有している。こ
の埋込型コレクタ領域はコレクタ電位を基板の主面から
引き上げる際のコレクタ抵抗を低減している。
ｐ型ベース領域はｎ型コレクタ領域上において基板の
主面部に設けられている。ｐ型ベース領域は、基板の主
面に形成された厚い膜厚の素子間分離絶縁膜に周囲を規
定された領域内に、製造工程におけるマスク合せずれ量
に相当する分、前記素子間分離絶縁膜と離隔した位置に
設けられている。ｐ型ベース領域は真性ベース領域とそ
れに電気的に接続されかつその周囲を取り囲むグラフト
ベース領域とで構成されている。グラフトベース領域に
はベース引出用電極の一端が自己整合で接続され、この
ベース引出用電極の他端は前記素子間分離絶縁膜上に延
在するように構成されている。このベース引出用電極の
他端が素子間分離絶縁膜上を延在する構造は、SEPT構造
等、ベース領域とベース引出用電極とを自己整合で形成
するデバイスに特有なものである。
ｎ型エミッタ領域で前記真性ベース領域の主面部に設
けられている。ｎ型エミッタ領域は、ベース引出用電極
の一端側で囲まれた領域内にベース引出用電極に対して
自己整合で形成されている。このｎ型エミッタ領域には
エミッタ引出用電極が自己整合で接続されている。
前記SEPT構造のバイポーラトランジスタのｎ型エミッ
タ領域の平面形状は、電流密度を高めてベース抵抗を低
減するためにエミッタ幅が短くエミッタ長が長い長方形
状で構成されている。したがって、ｐ型ベース領域、ｎ
型コレクタ領域の夫々の平面形状は、前記ｎ型エミッタ
領域の平面形状に基づいた長方形状で構成されている。
なお、SEPT構造のバイポーラトランジスタについて
は、例えば特公昭51−7398号公報に記載されている。
〔発明が解決しようとする課題〕
本発明者は前述のSEPT構造のバイポーラトランジスタ
の開発中に次のような問題点を見出した。
SEPT構造のバイポーラトランジスタの平面レイアウト
は、ｎ型エミッタ領域を中心にそれを取り囲むようにｐ
型ベース領域、ｎ型コレクタ領域を順次配置している。
最外周囲に位置するｎ型コレクタ領域、実際には埋込型
コレクタ領域の平面形状はかなり大きなものとなる。し
かも、埋込型コレクタ領域は高不純物濃度で形成されて
いる。このため、ｎ型コレクタ領域と基板（又は及び高
不純物濃度のｐ型半導体領域で構成された分離領域）と
のpn接合面積が増大するので、両者の接合部分に形成さ
れる寄生容量（コレクター基板間容量）CTSが増大す
る。この結果、周波数特性が劣化するので、SEPT構造の
バイポーラトランジスタの動作速度が低下する。
また、SEPT構造のバイポーラトランジスタは、ベース
引出用電極が素子間分離絶縁膜上を延在する特有な構造
で構成されている。したがって、素子間分離領域とグラ
フトベース領域との間のｎ型コレクタ領域（実際にはｎ
型エピタキシャル層）とベース引出用電極とが薄い絶縁
膜を介在させて重なる部分が形成される。両者が重なる
この部分は、ｎ型コレクタ領域（半導体）、絶縁膜（絶
縁体）、ベース引出用電極（金属）の夫々が順次積層さ
れたMIS容量を形成し、寄生容量（ベース−コレクタ間
容量）CTCを増大させる。このため、周波数特性が劣化
するので、SEPT構造のバイポーラトランジスタの動作速
度が低下する。この寄生容量CTCは、ｐ型ベース領域と
その周囲を取り囲むｎ型コレクタ領域（実際にはｎ型エ
ピタキシャル層）とnpn接合による寄生容量CTCが併せて
付加されるのでさらに増大する。
本発明の目的は、バイポーラトランジスタを有する半
導体集積回路装置において、寄生容量を低減して周波数
特性を向上し、動作速度の高速化を図ることが可能な技
術を提供することにある。
本発明の他の目的は、バイポーラトランジスタのコレ
クター基板間に形成される寄生容量CTSを低減し、前記
目的を達成することが可能な技術を提供することにあ
る。
本発明の他の目的は、バイポーラトランジスタのベー
ス−コレクタ間に形成される寄生容量CTCを低減し、前
記目的を達成することが可能な技術を提供することにあ
る。
本発明の他の目的は、ベース領域に自己整合でベース
引出用電極を接続するバイポーラトランジスタのコレク
タ領域とベース引出用電極との間に形成されるMIS容量
（CTC）を低減し、前記目的を達成することが可能な技
術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、以下のとおりである。
平面が方形状に形成された埋込型動作領域を基板内に
設けた縦型構造のバイポーラトランジスタを有する半導
体集積回路装置において、前記埋込型動作領域の方形状
の角部分を削減する。
また、前記埋込型の第１動作領域上の基板の主面であ
って方形状の素子間分離絶縁膜で囲まれた領域内に反対
導電型の第２動作領域を設け、この第２動作領域に自己
整合で接続された引出用電極を前記素子間分離絶縁膜上
に延在させた縦型構造のバイポーラトランジスタを有す
る半導体集積回路装置において、前記第２動作領域を囲
む素子間分離絶縁膜の方形状の角部分を削減する。
また、前記第２動作領域の平面が方形状に形成された
縦型構造のバイポーラトランジスタ有する半導体集積回
路装置において、前記第２動作領域の方形状の角部分を
削減する。
〔作用〕
上述した手段によれば、前記埋込型動作領域の周縁長
を短縮し、埋込型動作領域と基板とのpn接合面積を低減
したので、埋込型動作領域と基板との間に形成される寄
生容量を低減し、縦型構造のバイポーラトランジスタの
動作速度の高速化を図ることができる。
また、前記素子間分離絶縁膜と第２動作領域との間の
製造工程におけるマスク合せ余裕に相当する部分の第１
動作領域と前記引出用電極との重ね合せ面積を低減した
ので、前記第１動作領域を半導体、前記引出用電極を金
属の夫々とするMIS容量を低減し、縦型構造のバイポー
ラトランジスタの動作速度の高速化を図ることができ
る。
また、前記第２動作領域の周縁長を短縮し、第２動作
領域と第１動作領域とのpn接合面積を低減したので、第
２動作領域と第１動作領域との間に形成される寄生容量
を低減し、縦型構造のバイポーラトランジスタの動作速
度の高速化を図ることができる。
以下、本発明の構成について、SEPT構造のバイポーラ
トランジスタを有する半導体集積回路装置に本発明を適
用した一実施例とともに説明する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
〔発明の実施例〕
本発明の一実施例であるSEPT構造のバイポーラトラン
ジスタの構成を第１図（平面図）及び第２図（第１図の
II−II切断線で切った断面図）で示す。なお、第１図に
示すバイポーラトランジスタはアルミニウム配線層を省
略してある。
第１図及び第２図に示すように、SEPT構造のバイポー
ラトランジスタの単結晶珪素からなるp-型半導体基板１
の主面に構成されている。SEPT構造のバイポーラトラン
ジスタは、半導体基板１、p+型半導体領域４及び素子間
分離絶縁膜５で構成される分離領域で周囲を規定され、
他の領域と電気的に分離されている。p+型半導体領域４
は半導体基板１の主面部に設けられている。素子間分離
絶縁膜５は、例えば厚い膜厚の酸化珪素膜で形成され、
半導体基板１の主面に設けられている。
SEPT構造のバイポーラトランジスタはｎ型コレクタ領
域、ｐ型ベース領域、ｎ型エミッタ領域の夫々の動作領
域を有するnpn型で構成されている。SEPT構造のバイポ
ーラトランジスタは、半導体基板１の表面側からその深
さ方向にｎ型エミッタ領域、ｐ型ベース領域、ｎ型コレ
クタ領域の夫々を順次配列した縦型構造で構成されてい
る。
ｎ型コレクタ領域は、埋込型のn+型半導体領域（NB
L）２、コレクタ電位引上用のn+型半導体領域６及びn-
型エピタキシャル層３で構成されている。埋込型のn+型
半導体領域２は、バイポーラトランジスタ形成領域にお
いて、半導体基板１とエピタキシャル層３との間に構成
されている。埋込型のn+型半導体領域２は、トランジス
タ動作の有効領域からコレクタ電位引上用のn+型半導体
領域６までのコレクタ抵抗を低減できるように構成され
ている。トランジスタ動作の有効領域は、ｐ型ベース領
域及びｎ型エミッタ領域が設けられたエピタキシャル層
３の島領域（第１図中、第２図中の夫々において左側）
部分である。コレクタ電位引上用のn+型半導体領域６は
その底部分が埋込型のn+型半導体領域２に接触するよう
にエピタキシャル層３の主面部に構成されている。この
コレクタ電位引上用のn+型半導体領域６は半導体基板１
の表面側にコレクタ電位を引き上げるように構成されて
いる。エピタキシャル層３は半導体基板１の主面上に構
成されている（成長させている）。
ｎ型コレクタ領域のうち、コレクタ電位引上用のn+型
半導体領域６には層間絶縁膜8,12,18に形成された接続
孔19を通してコレクタ配線20が接続されている。層間絶
縁膜８は例えば窒化珪素膜で形成されている。層間絶縁
膜12は例えば酸化珪素膜で形成されている。層間絶縁膜
18は例えばPSG膜で形成されている。コレクタ配線20は
例えばアルミニウム合金膜で形成されている。このアル
ミニウム合金膜には、マイグレーションを低減するCu又
は及びアロイスパイク現象を低減するSiが添加されてい
る。
ｐ型ベース領域は、グラフトベース領域として使用さ
れるp+型半導体領域11及び真性ベース領域として使用さ
れるｐ型半導体領域16で構成されている。p+型半導体領
域11、ｐ型半導体領域16の夫々はトランジスタ動作の有
効領域内においてエピタキシャル層３の主面部に構成さ
れている。p+型半導体領域（グラフトベース領域）11は
ｐ型半導体領域（真性ベース領域）16の周縁を取り囲む
ように構成されている。p+型半導体領域11は、製造工程
におけるマスク合せずれ量に相当する寸法又はそれ以上
の寸法において素子間分離絶縁膜５の端部（バーズビー
ク部）から離隔している。p+型半導体領域11は例えばイ
オン打込法でｐ型不純物を導入することによって形成さ
れている。ｐ型半導体領域16は、この方法に限定されな
いが、例えばエミッタ引出用電極15にｐ型不純物を導入
し、このｐ型不純物をドライブイン拡散することによっ
て形成されている。
ｐ型ベース領域のグラフトベース領域として使用され
るp+型半導体領域11には、薄い膜厚の絶縁膜（例えば酸
化珪素膜）７及び層間絶縁膜８に形成されたベース開口
９を通してベース引出用電極10の一端が接続されてい
る。ベース引出用電極10はCVD法で堆積させた多結晶珪
素膜で形成され、この多結晶珪素膜には抵抗値を低減す
るｐ型不純物例えばＢが導入されている。ベース引出用
電極10の一端側（エミッタ開口14の領域を規定する側）
の位置は、p+型半導体領域11からのｐ型不純物の拡散距
離で規定されるので、p+型半導体領域11に対して自己整
合で形成されている。ベース引出用電極10の他端側は薄
い絶縁膜７を介在させたｎ型コレクタ領域（エピタキシ
ャル層３）上及び素子間分離絶縁膜５上に延在するよう
に構成されている。第１図及び第２図には図示しない
が、ベース引出用電極10には接続孔19を通してベース配
線（20）が接続されるように構成されている。このベー
ス配線（20）、前記コレクタ配線20の夫々は同一製造工
程で形成されている。
ｎ型エミッタ領域はn+型半導体領域17で構成されてい
る。n+型半導体領域17は真性ベース領域として使用され
るｐ型半導体領域16の主面部に構成されている。このn+
型半導体領域17は、この方法に限定されないが、例えば
エミッタ引出用電極15にｎ型不純物（As）を導入し、こ
のｎ型不純物をドライプイン拡散することによって形成
されている。
ｎ型エミッタ領域であるn+型半導体領域17にはエミッ
タ開口14を通してエミッタ引出用電極15が接続されてい
る。エミッタ開口14は、ベース引出用電極10の一端側の
表面に形成された層間絶縁膜13及び層間絶縁膜12に形成
された接続孔12Aで規定された領域内に形成される。層
間絶縁膜13はベース引出用電極（多結晶珪素膜）10の表
面を酸化して形成した酸化珪素膜で形成され、エミッタ
開口14は前記層間絶縁膜13をマスクとして絶縁膜８及び
７をエッチングすることによって形成されている。した
がって、エミッタ開口14、エミッタ引出用電極15の接続
位置、ｎ型エミッタ領域（n+型半導体領域17）の夫々
は、ベース引出用電極10に対して自己整合で形成されて
いる。エミッタ引出用電極15は例えばCVD法で堆積した
多結晶珪素膜で形成され、この多結晶珪素膜にはｎ型不
純物が導入されている。エミッタ引出用電極15には図示
していないが接続孔19を通してエミッタ配線（20）が接
続されている。エミッタ配線（20）はコレクタ配線20や
ベース配線（20）と同一製造工程で形成されている。
エミッタ配線（20）、ベース配線（20）、コレクタ配
線20の夫々の上層には、図示しないが、１層又は複数層
の配線層を介在させてファイナルパッシベーション膜が
設けられている。
このSEPT構造のバイポーラトランジスタは第１図及び
第３図（所定の製造工程におけるトランジスタ動作の有
効領域の平面図）に示す平面レイアウトで構成されてい
る。本発明者が開発中のSEPT構造のバイポーラトランジ
スタは、0.8［μｍ］プロセス（最小の加工寸法或はフ
ォトリソグラフィ技術の解像限界寸法が0.8［μｍ］）
を採用している。
まず、ｎ型エミッタ領域であるn+型半導体領域17を規
定するエミッタ開口14は例えばエミッタ開口幅WEを0.8
［μｍ］、エミッタ開口長LEを3.0［μｍ］の夫々とす
る長方形状で構成されている。エミッタ開口14は電流駆
動能力を高めてベース抵抗を低減するために前述のよう
に長方形状で構成されている。エミッタ開口14の方形状
の角部分は製造工程後（製品完成後）に約0.2［μｍ］
の曲率半径R1の曲線に沿って削減されている。本発明者
の基礎研究の結果によれば、レチクルマスクパターンに
対する製造工程後の実際のパターンは、露光時の光干
渉、薄膜成長時の干渉等によって、製造プロセスにおけ
る最小加工寸法の約1/3〜1/2程度の曲率半径で描かれた
曲線に沿って角部分が自然に削減される。すなわち、前
記エミッタ開口14の方形状の角部分は殆ど自然に削減さ
れた状態にある。なお、電子線描画装置を採用した場合
には、自然に削減される角部分の寸法は前述の寸法に比
べて小さくなる。
ｐ型ベース領域のグラフトベース領域であるp+型半導
体領域11を規定するベース開口９は、エミッタ開口14か
らその周囲に約0.45［μｍ］離隔した位置に約0.25［μ
ｍ］の開口幅で構成されている。ベース開口９は、エミ
ッタ開口14の周縁を取り囲むように長方形状で構成され
ており、この方形状の角部分を削減している。このベー
ス開口９の方形状の角部分は、自然に削減されることと
は異なり、積極的に削減されている。具体的にはベース
開口９の方形状の角部分は、内周が約0.45［μｍ］の曲
率半径R2、外周が約0.7［μｍ］の曲率半径R3の夫々で
描かれた曲線に外接する約45度の傾斜角度を有する直線
に沿って削減されている。また、ベース開口９の方形状
の角部分は前記曲率半径R2、曲率半径R3の夫々で描かれ
た曲線に沿って削減してもよい。つまり、ベース開口９
の方形状の角部分は、自然に削減される寸法以上の寸法
で積極的に削減され、前記曲率半径R2、R3の夫々で描か
れた曲線又はそれに外接する１本の直線或は複数本の直
線に沿って削減されている。ベース開口９は、方形状の
角部分は削減したので、方形状の長辺、短辺、角部分の
夫々において、方形状の角部分を削減しない場合に比較
してエミッタ開口14との離隔寸法が実質的に均一にな
る。
このベース開口９で規定されたグラフトベース領域と
して使用されるp+型半導体領域11は、第３図に符号11A
を付けて斜線で示すように、方形状の角部分が削減され
る。したがって、グラフトベース領域として使用される
p+型半導体領域11は、全周縁長が短縮され、削減された
角部分に相当する分、ｎ型コレクタ領域であるエピタキ
シャル層３とのpn接合面積を低減することができる。
ｐ型ベース領域のグラフトベース領域として使用され
るp+型半導体領域11の周囲を取り囲む素子間分離絶縁膜
５は、前記ベース開口９、p+型半導体領域11の夫々と同
様に、方形状で構成されその角部分が削減されている。
素子間分離絶縁膜５の方形状の角部分は、例えば長辺、
短辺の夫々が約0.8［μｍ］の寸法で削減されている。
この素子間分離絶縁膜５の方形状の角部分の削減は、グ
ラフトベース領域として使用されるp+型半導体領域11の
方形状の角部分を削減し、このp+型半導体領域11との製
造工程におけるマスク合せ余裕寸法を充分に確保できる
ので行える。
この素子間分離絶縁膜５の方形状の角部分の削減は、
第２図に示すようにｎ型コレクタ領域（半導体）、絶縁
膜７及び８（絶縁体）、ベース引出用電極10（金属）の
夫々を順次重ね合せて形成される、SEPT構造のバイポー
ラトランジスタに特有の寄生MIS容量CMIS（ベース−コ
レクタ間容量CTC）を低減することができる。削減され
た角部分の容量CCの低減量は、第３図に示すSEPT構造の
バイポーラトランジスタの場合、次式に示すようにな
る。
CC＝４（ΔCMIS・ΔSMIS＋ΔGGB・ΔSGB） 但し、ΔCMIS:単位面積当りのMIS容量 ΔSMIS＝Ａ−Ｂ ：削減されたMIS面積 ΔCGB:グラフトベース領域の単位長さ当りの容量 ΔSGB＝2C−Ｄ ：削減されたグラフトベース長 さらに、ｎ型コレクタ領域の埋込型のn+型半導体領域
２は、トランジスタ動作の有効領域からコレクタ電位引
上用のn+型半導体領域６の領域まで伸びた方形状で構成
され、トランジスタ動作の有効領域内において方形状の
２個所の角部分が削減されている。この埋込型のn+型半
導体領域２の方形状の角部分の削減は前述のように積極
的に行われている。
このように、平面が方形状に形成された埋込型のn+型
半導体領域２（コレクタ領域）を半導体基板１内に設け
た縦型構造のバイポーラトランジスタを有する半導体集
積回路装置において、前記埋込型のn+型半導体領域２の
方形状の角部分を削減することにより、埋込型のn+型半
導体領域２の周縁長を短縮し、埋込型のn+型半導体領域
２と半導体基板１とのpn接合面積を低減したので、コレ
クター基板間の寄生容量CTSを低減し、縦型構造のバイ
ポーラトランジスタの動作速度の高速化を図ることがで
きる。
また、前記埋込型のn+型半導体領域２上にエピタキシ
ャル層３を介在させた半導体基板１の主面であって方形
状の素子間分離絶縁膜５で囲まれた領域内にグラフトベ
ース領域であるp+型半導体領域11を設け、このp+型半導
体領域11に自己整合で接続されたベース引出用電極10を
前記素子間分離絶縁膜５上に延在させた縦型構造のバイ
ポーラトランジスタを有する半導体集積回路装置におい
て、前記グラフトベース領域であるp+型半導体領域11を
囲む素子間分離絶縁膜５の方形状の角部分を削減するこ
とにより、前記効果の他に、前記素子間分離絶縁膜５と
p+型半導体領域11との間の製造工程におけるマスク合せ
余裕に相当する部分のエピタキシャル層３と前記ベース
引出用電極10との重ね合せ面積を低減したので、MIS容
量CMISを低減し、縦型構造のバイポーラトランジスタの
動作速度の高速化を図ることができる。
また、前記グラフトベース領域であるp+型半導体領域
11の平面が方形状に形成された縦型構造のバイポーラト
ランジスタを有する半導体集積回路装置において、前記
グラフトベース領域であるp+型半導体領域11の方形状の
角部分を削減することにより、前記効果の他に、前記p+
型半導体領域11の周縁長を短縮し、p+型半導体領域11と
ｎ型コレクタ領域であるエピタキシャル層３とのpn接合
面積を低減したので、ベース−コレクタ間の寄生容量C
TCを形成し、縦型構造のバイポーラトランジスタの動作
速度の高速化を図ることができる。
本発明者が開発した前述のSEPT構造のバイポーラトラ
ンジスタは、寄生MIS容量CMISを含むベース−コレクタ
間の寄生容量CTCを従来構造の22〜23［fF］から14〜15
［fF］まで低減することができた。また、前述のSEPT構
造のバイポーラトランジスタは、ゲート遅延時間を従来
構造に比べて約15［％］低減することができた。
また、グラフトベース領域であるp+型半導体領域11の
方形状の角部分は、通常、近接効果に基づきベース引出
用電極10への不純物の拡散量が他の部分に比べて大くな
る。このため、ベース引出用電極10の一端側は、p+型半
導体領域11の方形状の角部分において、他の部分に比べ
てエミッタ開口14側に長くなる。エミッタ開口14及びエ
ミッタ領域であるn+型半導体領域17はベース引出用電極
10をマスクに自己整合で形成されるので、結果的にp+型
半導体領域11の方形状の角部分とn+型半導体領域17の方
形状の角部分との離隔寸法が他の部分に比べて長くな
る。これはｐ型ベース領域の抵抗値を増加して周波数特
性を劣化させるが、本発明は前述のようにp+型半導体領
域11の方形状の角部分を削減しているので周波数特性を
逆に向上することができる。
また、前記SEPT構造のバイポーラトランジスタは、ベ
ース引出用電極10の方形状の角部分を削減することによ
り、より寄生MIS容量CMISを低減することができる。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
例えば、前記実施例は、SEPT構造のバイポーラトラン
ジスタのグラフトベース領域であるp+型半導体領域11や
それを取り囲む素子間分離絶縁膜５の平面形状を方形状
の各角部分を削減した８角形状で構成したが、本発明
は、方形状の少なくとも１個所を削減した５角形状乃至
実質的な円形状や楕円形状の平面形状を有するSEPT構造
のバイポーラトランジスタに構成してもよい。
また、本発明は、SEPT構造のバイポーラトランジスタ
だけでなく、SST（Ｓuper Ｓelf−aligned Ｔechnolog
y）構造のバイポーラトランジスタ及びSICOS（Sidewall
base Ｃontact Ｓtructure）構造のバイポーラトラン
ジスタやそれ以外のバイポーラトランジスタに広く適用
することができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
縦型構造のバイポーラトランジスタを有する半導体集
積回路装置において、寄生容量を低減して周波数特性を
向上し、動作速度の高速化を図ることができる。
【図面の簡単な説明】
第１図は、本発明の一実施例であるSEPT構造のバイポー
ラトランジスタの構成を示す平面図、 第２図は、前記第１図のII−II切断線で切った断面図、 第３図は、所定の製造工程における前記バイポーラトラ
ンジスタのトランジスタ動作の有効領域の平面図であ
る。 図中、１……半導体基板、2,4,6,11,16,17……半導体領
域、５……素子間分離絶縁膜、９……ベース開口、14…
…エミッタ開口、10……ベース引出用電極、15……エミ
ッタ引出用電極である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大利 和明 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 深山 昌敬 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 川田 修二 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭62−65370（ＪＰ，Ａ) 特開 平１−286464（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】主面を有する半導体基板と、前記半導体基
    板の主面に形成され、バイポーラトランジスタのコレク
    タ領域として用いられる第１導電型の第１半導体領域
    と、 前記第１半導体領域内に形成され、前記バイポーラトラ
    ンジスタのベース領域として用いられる前記第１導電型
    とは反対の第２導電型の第２半導体領域と、 前記第２半導体領域を平面的に囲むように前記第１半導
    体領域内に形成され、かつ、前記第２半導体領域に接続
    され、前記第２半導体領域より高不純物濃度であり、前
    記バイポーラトランジスタのベース接続領域として用い
    られる第２導電型の第３半導体領域と、 前記第２半導体領域内に形成され、前記バイポーラトラ
    ンジスタのエミッタ領域として用いられる第１導電型の
    第４半導体領域と、 前記第３半導体領域に接続され、前記第２導電型の不純
    物を含む珪素膜で形成された前記バイポーラトランジス
    タのベース引出電極とを含み、 前記ベース引出電極は、前記第４半導体領域を平面的に
    囲む長法形状の開口部を有し、 前記ベース引出電極の前記開口部側の端部と、前記第３
    半導体領域の前記第４半導体領域側の端部とは、自己整
    合の関係に有り、 前記ベース引出電極の長方形状の開口部の角部が面取り
    されていることを特徴とする半導体集積回路装置。
  2. 【請求項２】特許請求の範囲第１項において、さらに、
    前記ベース引出電極の開口部の周囲において、前記ベー
    ス引出電極の側部に形成された絶縁膜を含み、前記第４
    半導体領域は、前記絶縁膜で規定された領域に形成され
    ていることを特徴とする半導体集積回路装置。
  3. 【請求項３】特許請求の範囲第２項において、さらに、
    前記第４半導体領域に接続され、かつ、第１導電型の不
    純物を含む珪素膜で形成された前記バイポーラトランジ
    スタのエミッタ引出電極を含み、前記エミッタ引出電極
    の一部は、前記ベース引出電極上に絶縁膜を介在させて
    形成されていることを特徴とする半導体集積回路装置。
  4. 【請求項４】特許請求の範囲第３項において、さらに、
    前記エミッタ引出電極は、長方形状を有し、前記エミッ
    タ引出電極の長方形状の角部が面取りされていることを
    特徴とする半導体集積回路装置。
  5. 【請求項５】特許請求の範囲第１項において、さらに、
    前記第１半導体領域の下部の前記半導体基板中に形成さ
    れ、前記バイポーラトランジスタのコレクタ領域の一部
    として用いられる前記第１半導体領域より高不純物濃度
    の第１導電型の第５半導体領域を含み、前記第５半導体
    領域は、長方形状を有し、前記第５半導体領域の長方形
    状の角部が面取りされていることを特徴とする半導体集
    積回路装置。
  6. 【請求項６】特許請求の範囲第１項において、さらに、
    前記第１半導体領域の表面に選択的に形成されたフィー
    ルド絶縁膜を有し、前記フィールド絶縁膜は、前記第２
    及び第３半導体領域を平面的に囲む長方形状の開口部を
    有し、前記フィールド絶縁膜の長方形状の開口部の角部
    が面取りされていることを特徴とする半導体集積回路装
    置。
  7. 【請求項７】特許請求の範囲第６項において、さらに、
    前記ベース引出電極の一部は、前記フィールド絶縁膜上
    に形成されていることを特徴とする半導体集積回路装
    置。
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