JP2613939B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関し、特に接合容量キャパシタ
およびMOSキャパシタを有する半導体装置に関する。Description: BACKGROUND OF THE INVENTION The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having a junction capacitance capacitor and a MOS capacitor.
［従来の技術］ この種従来の半導体装置を第２図に示す。この装置は
次のように製造される。すなわち、Ｐ型半導体基板10上
にＮ型埋込み層11およびＰ型埋込み層12、12aを設け、
エピタキシャル層17を形成し、該エピタキシャル層内に
Ｎ型拡散領域15、15aおよびＰ型拡散領域16、16aを形成
する。エピタキシャル層17上に絶縁膜18を設け、必要の
コンタクト孔を形成したのち電極19〜22を形成する。電
極19、20はMOSキャパシタの電極を構成しており、電極2
1、22は埋込み層11、12による接合容量キャパシタの取
出し電極を構成している。２つのキャパシタは、Ｐ型埋
込み層12aおよびＰ型拡散層16aによって互いにそして他
から絶縁分離されている。[Prior Art] FIG. 2 shows a conventional semiconductor device of this kind. This device is manufactured as follows. That is, an N-type buried layer 11 and P-type buried layers 12, 12a are provided on a P-type semiconductor substrate 10,
An epitaxial layer 17 is formed, and N-type diffusion regions 15, 15a and P-type diffusion regions 16, 16a are formed in the epitaxial layer. After an insulating film 18 is provided on the epitaxial layer 17 and necessary contact holes are formed, electrodes 19 to 22 are formed. Electrodes 19 and 20 constitute the electrodes of the MOS capacitor, and electrode 2
Reference numerals 1 and 22 form extraction electrodes of the junction capacitance capacitor by the buried layers 11 and 12. The two capacitors are isolated from each other and from each other by a P-type buried layer 12a and a P-type diffusion layer 16a.
［発明が解決しようとする問題点］ 上述した従来の半導体装置では、MOSキャパシタと接
合容量キャパシタとが別々の素子領域に形成されている
ので、面積が大きくなるという欠点がある。[Problems to be Solved by the Invention] In the above-described conventional semiconductor device, since the MOS capacitor and the junction capacitor are formed in different element regions, there is a disadvantage that the area is increased.
［問題点を解決するための手段］ 本発明の半導体装置は、Ｐ導電型の半導体基板と半導
体基板上に形成されたＮ導電型のエピタキシャル層と半
導体基板とエピタキシャル層との境界領域に形成された
Ｎ導電型の第１埋込み層と該第１の埋込み層と前記エピ
タキシャル層との境界領域に形成されたＰ導電型の第２
埋込み層とを有しており、さらに、前記第２の埋込み層
に接するように形成されたＰ導電型の第１拡散領域と該
第１の拡散領域に包まれるように形成されたＮ導電型の
第２の拡散領域と該第２拡散領域上に絶縁膜を介して形
成された金属層とを有している。そして、前記第１、第
２の埋込み層によって接合容量キャパシタを構成し、前
記第２の拡散領域、絶縁膜および金属層によってMOSキ
ャパシタを構成している。[Means for Solving the Problems] A semiconductor device of the present invention is formed in a P-conductivity-type semiconductor substrate, an N-conductivity-type epitaxial layer formed on the semiconductor substrate, and a boundary region between the semiconductor substrate and the epitaxial layer. N-type first buried layer and a P-type second buried layer formed in a boundary region between the first buried layer and the epitaxial layer.
A first diffusion region of P conductivity type formed so as to be in contact with the second buried layer, and an N conductivity type formed so as to be surrounded by the first diffusion region. And a metal layer formed on the second diffusion region via an insulating film. The first and second buried layers constitute a junction capacitance capacitor, and the second diffusion region, an insulating film and a metal layer constitute a MOS capacitor.
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。Example Next, an example of the present invention will be described with reference to the drawings.
第１図は、本発明の一実施例を示す断面図である。Ｐ
型半導体基板10の表面には、Ｎ型埋込み層11が、その上
にはさらにＰ型埋込み層12が設けられている。また、Ｐ
型半導体基板10上にはＮ型エピタキシャル層17が形成さ
れており、このエピタキシャル層中にはＰ型埋込み層12
と接してＰ型拡散領域13が形成されており、この拡散領
域13内にはさらにＮ型拡散領域14および高不純物濃度の
Ｎ型拡散領域15が形成されている。また、エピタキシャ
ル層17内にはＮ型埋込み層11の電極取り出し領域である
Ｎ型拡散領域15aが形成されている。そして、これらの
領域は、Ｐ型埋込み層12aおよびＰ型拡散領域16aによっ
て包囲され他の領域から分離されている。エピタキシャ
ル層17上には絶縁膜（酸化膜）18が形成されており、該
絶縁膜上には、この絶縁膜18に形成されたコンタクト孔
を介してＮ型拡散領域15、15aと接触する電極20、22、
Ｐ型拡散領域13と接触する電極21が形成されている。ま
た、絶縁膜18は、Ｎ型拡散領域15上でその膜厚が薄くな
されており、その上には電極19が形成されている。FIG. 1 is a sectional view showing one embodiment of the present invention. P
An N-type buried layer 11 is provided on the surface of the type semiconductor substrate 10, and a P-type buried layer 12 is further provided thereon. Also, P
An N-type epitaxial layer 17 is formed on a type semiconductor substrate 10, and a P-type buried layer 12 is formed in the epitaxial layer.
A P-type diffusion region 13 is formed in contact with, and an N-type diffusion region 14 and an N-type diffusion region 15 having a high impurity concentration are further formed in this diffusion region 13. In the epitaxial layer 17, an N-type diffusion region 15a, which is an electrode extraction region of the N-type buried layer 11, is formed. These regions are surrounded by the P-type buried layer 12a and the P-type diffusion region 16a and are separated from other regions. An insulating film (oxide film) 18 is formed on the epitaxial layer 17, and an electrode in contact with the N-type diffusion regions 15, 15 a via the contact hole formed in the insulating film 18 is formed on the insulating film. 20, 22,
An electrode 21 that contacts the P-type diffusion region 13 is formed. The thickness of the insulating film 18 is reduced on the N-type diffusion region 15, and an electrode 19 is formed thereon.
Ｎ型拡散領域15、絶縁膜18、電極19、20によってMOS
キャパシタが構成され、そして埋込み層11、12、Ｐ型拡
散領域13、エピタキシャル層17、Ｎ型拡散領域15aおよ
び電極21、22によって接合容量キャパシタが構成されて
いる。Ｎ型拡散領域14により、Ｐ型拡散領域13とＮ型拡
散領域15間の容量結合は低くなされている。MOS by N-type diffusion region 15, insulating film 18, electrodes 19 and 20
A capacitor is formed, and the buried layers 11 and 12, the P-type diffusion region 13, the epitaxial layer 17, the N-type diffusion region 15a, and the electrodes 21 and 22 form a junction capacitance capacitor. Due to the N-type diffusion region 14, the capacitive coupling between the P-type diffusion region 13 and the N-type diffusion region 15 is reduced.
このように本発明によれば、二つのキャパシタを従来
例の場合に比較してほぼ半分の面積により形成すること
ができるようになる。As described above, according to the present invention, two capacitors can be formed with an area approximately half that of the conventional example.
［発明の効果］ 以上説明したように本発明は、MOSキャパシタの直下
に接合容量を形成することにより、少ない面積で複数の
キャパシタを形成することができるようになり、半導体
装置の高密度を実現することが可能になる。[Effects of the Invention] As described above, according to the present invention, a plurality of capacitors can be formed with a small area by forming a junction capacitance immediately below a MOS capacitor, and a high density of a semiconductor device is realized. It becomes possible to do.
第１図は、本発明の一実施例を示す断面図、第２図は、
従来例を示す断面図である。 10……Ｐ型半導体基板、11……Ｎ型埋込み層、12、12a
……Ｐ型埋込み層、13……Ｐ型拡散領域、14……Ｎ型拡
散領域、15、15a……Ｎ型拡散領域、16、16a……Ｐ型拡
散領域、17……エピタキシャル層、18……絶縁膜（酸化
膜）、19〜22……電極。FIG. 1 is a sectional view showing an embodiment of the present invention, and FIG.
It is sectional drawing which shows a prior art example. 10: P-type semiconductor substrate, 11: N-type buried layer, 12, 12a
... P-type buried layer, 13 ... P-type diffusion region, 14 ... N-type diffusion region, 15, 15a ... N-type diffusion region, 16, 16a ... P-type diffusion region, 17 ... epitaxial layer, 18 ... insulating film (oxide film), 19-22 ... electrodes.
Claims (1)
対導電型の第１埋込み層と、上記第１埋込み層表面に形
成された該第１埋込み層とともに接合容量キャパシタの
構成要素となる一導電型の第２埋込み層と、前記半導体
基板上に形成された反対導電型のエピタキシャル層と、
該エピタキシャル層中に前記第２埋込み層と接して形成
された一導電型の拡散領域と、該一導電型の拡散領域の
表面領域内に形成された反対導電型の低不純物濃度拡散
領域と、該反対導電型の低不純物濃度拡散領域の表面領
域内に形成された反対導電型の高不純物濃度拡散領域
と、該反対導電型の高不純物濃度拡散領域上に形成され
た絶縁膜と、前記反対導電型の高不純物濃度拡散領域上
に前記絶縁膜を介して形成されたMOSキャパシタ用金属
層とを具備する半導体装置。A first buried layer of opposite conductivity type formed on the surface of a semiconductor substrate of one conductivity type, and together with the first buried layer formed on the surface of the first buried layer, constitute a junction capacitor. A second buried layer of one conductivity type, an opposite conductivity type epitaxial layer formed on the semiconductor substrate,
A diffusion region of one conductivity type formed in contact with the second buried layer in the epitaxial layer; a low impurity concentration diffusion region of the opposite conductivity type formed in a surface region of the diffusion region of one conductivity type; An opposite conductivity type high impurity concentration diffusion region formed in the surface region of the opposite conductivity type low impurity concentration diffusion region; an insulating film formed on the opposite conductivity type high impurity concentration diffusion region; A semiconductor device comprising: a MOS capacitor metal layer formed on a conductive high impurity concentration diffusion region via the insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102512A JP2613939B2 (en) | 1989-04-21 | 1989-04-21 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102512A JP2613939B2 (en) | 1989-04-21 | 1989-04-21 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02290049A JPH02290049A (en) | 1990-11-29 |
| JP2613939B2 true JP2613939B2 (en) | 1997-05-28 |
Family
ID=14329431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1102512A Expired - Lifetime JP2613939B2 (en) | 1989-04-21 | 1989-04-21 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2613939B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5282194B2 (en) * | 2008-02-01 | 2013-09-04 | セイコーＮｐｃ株式会社 | Variable capacity device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220960A (en) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | Semiconductor device |
| JPH01228157A (en) * | 1988-03-09 | 1989-09-12 | New Japan Radio Co Ltd | Semiconductor device |
-
1989
- 1989-04-21 JP JP1102512A patent/JP2613939B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02290049A (en) | 1990-11-29 |
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