NL8002038A - Monolithic integrated circuit - with buried insulation - Google Patents
Monolithic integrated circuit - with buried insulation Download PDFInfo
- Publication number
- NL8002038A NL8002038A NL8002038A NL8002038A NL8002038A NL 8002038 A NL8002038 A NL 8002038A NL 8002038 A NL8002038 A NL 8002038A NL 8002038 A NL8002038 A NL 8002038A NL 8002038 A NL8002038 A NL 8002038A
- Authority
- NL
- Netherlands
- Prior art keywords
- zone
- layer
- pattern
- epitaxial layer
- silicon
- Prior art date
Links
- 238000009413 insulation Methods 0.000 title description 2
- 239000004065 semiconductor Substances 0.000 claims abstract description 42
- 229910052710 silicon Inorganic materials 0.000 claims description 27
- 239000010703 silicon Substances 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 20
- 230000003647 oxidation Effects 0.000 claims description 16
- 238000007254 oxidation reaction Methods 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 150000003376 silicon Chemical class 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 1
- 239000002019 doping agent Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 16
- 238000009792 diffusion process Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 230000000873 masking effect Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 150000004880 oxines Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- -1 silicon nitrile Chemical class 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0658—Vertical bipolar transistor in combination with resistors or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
Description
**
Deze indiening is een afsplitsing van PHN 4972.This filing is a spin-off from PHN 4972.
PHN 4972A 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.PHN 4972A 1 N.V. Philips' Incandescent lamp factories in Eindhoven.
"Werkwijze ter vervaardiging van een halfgeleiderinrichting en halfge-leiderinrichting verkregen door toepassing van de werkwijze"."A method of manufacturing a semiconductor device and a semiconductor device obtained by using the method".
Werkwijze ter vervaardiging van een halfgeleiderinrichting met een halfgeleiderlichaam in de vorm van een siliciumlaag van het ene geleidingstype, die op een drager is aangebracht en door middel van plaatselijke oxydatie wordt voorzien van een laagvormig patroon van si-5 liciumoxyde dat zich over de gehele dikte van de siliciumlaag uitstrekt zodat in de siliciumlaag een eilandvormig deel gevormd wordt.A method of manufacturing a semiconductor device having a semiconductor body in the form of a silicon layer of one conductivity type, which is provided on a support and is provided, by means of local oxidation, with a layered pattern of silicon oxide extending over the entire thickness of the silicon layer extends so that an island-shaped part is formed in the silicon layer.
De uitvinding heeft bovendien betrekking op een halfgeleiderinrichting vervaardigd door toepassing van de werkwijze volgens de uitvinding.The invention also relates to a semiconductor device manufactured by applying the method according to the invention.
10 Een dergelijke werkwijze waarbij de epitaxiale laag als een n-type laag op een p-type silicium substraat wordt aangebracht is beschreven in de Nederlandse octrooiaanvrage No. 7002384.Such a method in which the epitaxial layer is applied as an n-type layer to a p-type silicon substrate is described in Dutch patent application no. 7002384.
Gebleken is dat grenzend aan het oxidepatroon in de drager geleidende kanalen kunnen optreden die de door het patroon van elkaar 15 gescheiden delen van de epitaxiale laag met elkaar verbinden. Een mogelijke verklaring voor de vorming van deze geleidende kanalen is, dat tijdens het aanbrengen van het laagvormige patroon van siliciumoxide, de verontreiniging die het geleidingstype van de epitaxiale laag bepaalt, voor het oxide uit van de epitaxiale laag in de drager diffun-20 deert en daar onder het patroon een gebied vormt van hetzelfde geleidingstype als de epitaxiale laag.It has been found that conductive channels can occur adjacent to the oxide pattern in the support, connecting the parts of the epitaxial layer separated by the pattern. A possible explanation for the formation of these conductive channels is that during the deposition of the layered pattern of silicon oxide, the impurity which determines the conductivity type of the epitaxial layer diffuses for the oxide from the epitaxial layer into the support and since under the pattern forms an area of the same conductivity type as the epitaxial layer.
Weliswaar is bij de genoemde eerder voorgestelde werkwijze reeds gezegd dat dergelijke kanalen vermeden kunnen worden door een sub-\ straat toe te passen, die hoger is gedoteerd dan de epitaxiale laag, de 25 uitvinding beoogt echter een verbetering van de genoemde werkwijze aan de te geven, waarbij de genoemde gescheiden delen verbindende kanalen worden vermeden en die ruimere mogelijkheden, zowel wat betreft de keuze aan verontreinigingen en hun concentratie als wat betreft de te verkrijgen structuur, biedt.Although it has already been said in the aforementioned previously proposed method that such channels can be avoided by using a substrate doped higher than the epitaxial layer, the invention aims, however, to improve the said method. avoiding said separated parts of connecting channels and offering wider possibilities both in terms of choice of impurities and their concentration and in the structure to be obtained.
30 Daartoe is een werkwijze van de in de aanhef vermelde soort daardoor gekenmerkt, dat de siliciumlaag in de vorm van een epitaxiale laag op een uitgangshalfgeleiderlichaam van hetzelfde geleidingstype wordt aangebracht, waarbij aan het grensvlak tussen de epitaxiale sili- 80020 38 PHN 4972A 2 ciumlaag en het uitgangs halfgeleiderlichaam een begraven zone van het tegengestelde geleidingstype wordt aangebracht, en dat door de plaatselijke oxydatie van de siliciumlaag een siliciumoxyde patroon wordt gevormd dat aan de begraven zone grenst zodat een deel van de epitaxiale 5 laag van het ene geleidingstype wordt verkregen dat in de epitaxiale laag door het siliciumoxyde patroon wordt omgeven en van het uitgangs-halfgeleiderlichaam is gescheiden door de begraven zone die van een zo hoge doteringsconcentratie wordt voorzien dat vorming van geleidende kanalen onder het siliciumoxydepatroon wordt voorkomen, en waarbij een 10 schakelelement tenminste gedeeltelijk, in het eilandvormige deel van de epitaxiale siliciumlaag wordt aangebracht.For this purpose, a method of the type mentioned in the preamble is characterized in that the silicon layer in the form of an epitaxial layer is applied to an output semiconductor body of the same conductivity type, wherein at the interface between the epitaxial silicon 80020 38 PHN 4972A 2 cium layer and the starting semiconductor body is provided with a buried zone of the opposite conductivity type, and that by the local oxidation of the silicon layer a silicon oxide pattern is formed which adjoins the buried zone so that a part of the epitaxial layer of the one conductivity type is obtained, which in the epitaxial layer is surrounded by the silicon oxide pattern and is separated from the starting semiconductor body by the buried zone which is provided with such a high doping concentration that formation of conductive channels under the silicon oxide pattern is prevented, and wherein a switching element is at least partly, in the island-shaped part of the epitaxial silicon layer is applied.
Door toepassing van de werkwijze volgens de uitvinding is het bijvoorbeeld mogelijk de dotering of de soortelijke weerstand van het substraat aan te passen aan de eisen die gesteld worden aan de te 15 vervaardigen halfgeleiderinrichting. Zo kan bijvoorbeeld, in het geval dat de capaciteit tussen de epitaxiale laag en het substraat laag moet zijn, de dotering van het substraat praktisch willekeurig laag gehouden worden. Voorwaarde is alleen dat de dotering van de aan het isolerende laagvormige patroon grenzende oppervlaktezone voldoende hoog is om eiland-20 verbindende kanaalvorming onder het oxide te voorkomen.By applying the method according to the invention it is possible, for example, to adapt the doping or the resistivity of the substrate to the requirements imposed on the semiconductor device to be manufactured. For example, in the case where the capacitance between the epitaxial layer and the substrate must be low, the doping of the substrate can be kept virtually arbitrarily low. The only condition is that the doping of the surface zone adjacent to the insulating layer-shaped pattern is sufficiently high to prevent island-forming channel formation under the oxide.
In een eenvoudige uitvoeringsvorm kan de oppervlaktezone zich over het gehele oppervlak uitstrekken. Een voorkeursuitvoeringsvorm van de werkwijze volgens de uitvinding is echter daardoor gekenmerkt dat het uitgangshalfgeleiderlichaam van het ene geleidingstupe wordt voor-25 zien van de oppervlaktezone van het tegengestelde ge leidingstype, die plaatselijk onderbrekingen vertoont, waardoor deze oppervlaktezone wordt verdeeld in een aantal van elkaar gescheiden deelzones en waarbij na het aanbrengen van het laagvormige patroon gezien in een richting loodrecht op de epitaxiale laag, het laagvormige patroon de 30 onderbrekingen geheel overlapt.In a simple embodiment, the surface zone can extend over the entire surface. However, a preferred embodiment of the method according to the invention is characterized in that the output semiconductor body of the one conductive tupe is provided with the surface zone of the opposite conductive type, which locally has interruptions, whereby this surface zone is divided into a number of mutually separated sub-zones. and wherein after applying the layered pattern viewed in a direction perpendicular to the epitaxial layer, the layered pattern completely overlaps the gaps.
Doordat de oppervlaktezone door een aantal van elkaar geïsoleerde deelzones wordt gevormd, kan bijvoorbeeld de parasitaire, capa-citieve koppeling tussen de eilanden in de epitaxiale laag relatief laag gehouden worden.Since the surface zone is formed by a number of sub-zones isolated from one another, the parasitic, capacitive coupling between the islands in the epitaxial layer can be kept relatively low.
35 De uitvinding zal nu nader worden uiteengezet aan de hand van een uitvoeringsvoorbeeld en de daarbij behorende schematische tekening, waarinThe invention will now be explained in more detail with reference to an exemplary embodiment and the accompanying schematic drawing, in which
Fig. 1 een bovenaanzicht voorstelt van een deel van een half- 800 2 0 38 t $ PHN 4972A 3 geleiderinrichting waarbij van een halfgeleiderlichaam van gebruikelijk type wordt uitgegaan en waarvan fig. 2 een dwarsdoorsnede toont langs de lijn II—II in fig.l.Fig. 1 is a plan view of part of a semiconductor device starting from a semiconductor body of the conventional type and of which FIG. 2 shows a cross-section along line II-II in FIG.
De figuren 3 tot en met 5 tonen doorsneden, corresponderend 5 met die volgens fig. 2 in drie stadia tijdens de vervaardiging van de halfgeleiderinrichting.Figures 3 to 5 show cross sections corresponding to those according to Figure 2 in three stages during the manufacture of the semiconductor device.
Fig. 6 toont een doorsnede van een deel van een halfgeleiderinrichting, voorzien van geïsoleerde delen, of eilanden, vervaardigd met behulp van een werkwijze volgens de uitvinding en waarvan 10 fig. 7 de doorsnede in een vervaardigingsstadium toont.Fig. 6 shows a section of a part of a semiconductor device, provided with insulated parts, or islands, manufactured by means of a method according to the invention and of which FIG. 7 shows the section in a manufacturing stage.
Eerst zal de werkwijze worden besproken ter vervaardiging van de halfgeleiderinrichting volgens de figuren 1 en 2, bevattende een halfgeleiderlichaam 1 van silicium met een halfgeleiderschakelelement, namelijk een transistor, met de emitterzone 2, de basiszone 3, en de 15 collectorzone 4. Ten behoeve van de transistor (2,3,4) wordt een aan het siliciumlichaam 1 grenzende siliciumoxydelaag aangebracht in de vorm van een laagvormig patroon 5 van siliciumoxyde, waarna het niet door het patroon bedekte deel van het oppervlak een in de halfgeleidertechniek gebruikelijke bewerkingen, zoals het aanbrengen van gediffundeerde zones en 20 contacten, wordt onderworpen, ter verkrijging van de transistor.First, the method for manufacturing the semiconductor device according to Figures 1 and 2, comprising a semiconductor body 1 of silicon with a semiconductor switching element, namely a transistor, with the emitter zone 2, the base zone 3, and the collector zone 4 will be discussed. the transistor (2, 3, 4) is applied a silicon oxide layer adjacent to the silicon body 1 in the form of a layered pattern 5 of silicon oxide, after which the part of the surface not covered by the pattern is one of the operations customary in the semiconductor technique, such as the application of diffused zones and 20 contacts, to obtain the transistor.
Het patroon 5 wordt met behulp van een oxidatiebehandeling aan een oppervlak van het siliciumlichaam aangebracht, waarbij het patroon 5 van siliciumoxide praktisch over zijn gehele dikte in het siliciumlichaam 1 wordt verzonken door tijdens de oxidatiebehandeling het opper-25 vlak 6 van het siliciumlichaam 1 plaatselijk tegen de oxidatie te maskeren met een maskeringslaag 7 (zie fig. 4 en 3).The cartridge 5 is applied to a surface of the silicon body by means of an oxidation treatment, the cartridge 5 of silicon oxide being sunk practically over its entire thickness in the silicon body 1 by locally opposing the surface 6 of the silicon body 1 during the oxidation treatment. mask the oxidation with a masking layer 7 (see fig. 4 and 3).
Hierbij wordt een halfgeleiderlichaam 1 toegepast in de vorm van een epitaxiale laag 1 van het ene geleidingstype, die is aangebracht op een substraat 8 van het tegengestelde geleidingstype.Here, a semiconductor body 1 is used in the form of an epitaxial layer 1 of the one conductivity type, which is applied to a substrate 8 of the opposite conductivity type.
30 Tijdens het aanbrengen van het patroon 5 van siliciumoxyde wordt de oxidatiebehandeling zo lang voortgezet tot het isolerende laagvormige patroon 5 zich over de gehele dikte van de siliciumlaag 1 uitstrekt en de siliciumlaag 1 in een aantal delen (9 tot en met 17) is verdeeld, die van elkaar gescheiden zijn door het patroon 5.During the application of the pattern 5 of silicon oxide, the oxidation treatment is continued until the insulating layer-shaped pattern 5 extends over the entire thickness of the silicon layer 1 and the silicon layer 1 is divided into a number of parts (9 to 17), which are separated by the pattern 5.
35 Uitgegaan wordt van een substraat 8 (Fig. 3), dat geheel van het tegengestelde geleidingstype is, en dat wordt voorzien van een opper-vlaktezone 52 van het tegengestelde geleidingstype. Deze oppervlaktezone 52 van het tegengestelde geleidingstype grenst aan het aan te brengen 800 2 0 38 PHN 4972A 4 laagvormige patroon 5 en heeft een zo hoge dotering dat vorming van de eilanden (9 tot en met 17) verbindende kanalen , die grenzen aan het patroon 5, u/ordt voorkomen. De oppervlaktezone 52 heeft een hogere detering dan het substraat 8, en is van hetzelfde geleidingstype.The starting material is a substrate 8 (Fig. 3), which is entirely of the opposite conductivity type, and which is provided with a surface zone 52 of the opposite conductivity type. This opposite conduction type surface zone 52 is adjacent to the 800 2 0 38 PHN 4972A 4 layered pattern 5 to be applied and has doping so high that channels forming the islands (9 to 17) are adjacent adjacent to the pattern 5 , you should avoid. The surface zone 52 has a higher detection than the substrate 8, and is of the same conductivity type.
5 In een specifieke uitvoeringsvorm wordt een p-type silicium- substraat 8 toegepast, met een soortelijke weerstand van ongeveer 2 tot 5 ohm.cm. en een dikte van ongeveer 250^um.In a specific embodiment, a p-type silicon substrate 8 is used, with a resistivity of about 2 to 5 ohm.cm. and a thickness of about 250 µm.
De overige afmetingen worden groot genoeg gekozen om het gewenste aantal van elkaar geïsoleerde delen van de aan te brengen epita-10 ziale laag 1 te kunnen verkrijgen.The other dimensions are chosen large enough to obtain the desired number of insulated parts of the epitaphic layer 1 to be applied from each other.
Opgemerkt wordt dat eenvoudigheidshalve in de figuren 1 en 2 slechts een deel van de halfgeleiderinrichting is getoond, welk deel slechts één geïsoleerd deel 9 van de epitaxiale laag 1 volledig bevat. Voorts is duidelijkheidshalve in fig. 1 de isolerende laag 20 volgens 15 fig. 2 weggelaten. Daarom zijn in fig. 1 de openingen in deze laag 20 met onderbroken lijnen getoond.It is noted that, for the sake of simplicity, only one part of the semiconductor device is shown in Figures 1 and 2, which part contains only one insulated part 9 of the epitaxial layer 1 completely. Furthermore, for the sake of clarity, in Fig. 1 the insulating layer 20 according to Fig. 2 has been omitted. Therefore, in Fig. 1, the openings in this layer 20 are shown in broken lines.
Op een in de halfgeleidertechniek gebruikelijke wijze wordt de hooggedoteerde oppervlaktezone 52, bijvoorbeeld door diffusie van boor aangebracht. De oppervlaktezone 52 die tot de drager behoort, wordt aan-20 gebracht voordat de epitaxiale laag wordt aangebracht, waardoor een nauwkeurige plaatsbepaling van de oppervlaktezone mogelijk is. De oppervlakte- 19 20 concentratie van de oppervlaktezone 52 bedraagt ongeveer 10 tot 10 booratomen per cïïP .The highly doped surface zone 52 is applied in a manner customary in the semiconductor technique, for example by diffusion of boron. The surface zone 52 belonging to the support is applied before the epitaxial layer is applied, allowing accurate location of the surface zone. The surface concentration of the surface zone 52 is about 10 to 10 boron atoms per cent.
Na de boordiffusie wordt op de p-type drager 8 een n-type 25 epitaxiale laag 1 aangebracht met bijvoorbeeld een dikte van ongeveer 2yU en een soortelijke weerstand van ongeveer 0,2 Ohm cm.. De epitaxiale laag 1 kan op een in de halfgeleidertechniek gebruikelijke wijze worden verkregen door neerslaan van halfgeleidermateriaal op de drager 8. Hierna wordt het laagvormige patroon 5 aangebracht met behulp van een oxida-30 tiebehandeling, die zo lang wordt voortgezet tot de praktisch vlakke oxydelaag 5 zich over de gehele dikte van de epitaxiale laag en tot aan de oppervlaktezone 52 in het substraat uitstrekt.After the drilling diffusion, an n-type 25 epitaxial layer 1 is applied to the p-type support 8 with, for example, a thickness of about 2 µU and a resistivity of about 0.2 Ohm cm. The epitaxial layer 1 can be applied in a semiconductor technique. conventionally obtained by depositing semiconductor material on the support 8. After this, the layered pattern 5 is applied by means of an oxidation treatment, which is continued until the substantially flat oxide layer 5 extends over the entire thickness of the epitaxial layer and extends up to the surface zone 52 in the substrate.
De afmetingen en de plaats van de oppervlaktezone 52 zijn zodanig gekozen dat na het aanbrengen van het patroon 5, gezien in een 35 richting loodrecht op de epitaxiale laag 1, het laagvormige patroon 5 van siliciumoxide de oppervlaktezone 52 alzijdig overlapt. Hierdoor wordt vermeden dat delen van de oppervlaktezone 52 naast het laagvormige patroon 5 in de epitaxiale laag 1 diffunderen, bijvoorbeeld tijdens de oxy- 800 2 0 38 *- ·7 ΡΗΝ 4972A 5 datiebehandeling, hetgeen bijvoorbeeld vanuit het oogpunt van ruimtebesparing ongewenst kan zijn.The dimensions and location of the surface zone 52 are chosen such that after applying the pattern 5, viewed in a direction perpendicular to the epitaxial layer 1, the layered pattern 5 of silicon oxide overlaps the surface zone 52 on all sides. This prevents parts of the surface zone 52 from diffusing next to the layered pattern 5 into the epitaxial layer 1, for example during the oxidation treatment, which may be undesirable, for example from the viewpoint of space saving.
De epitaxiale laag 1 wordt voorzien van een maskeringslaag 7 (zie fig. 4 en 5)die tegen oxydatie maskeert. De maskeringslaag 7 bestaat 5 in het onderhavige uitvoeringsvoorbeeld uit siliciumnitride maar kan ook bijvoorbeeld uit een dubbellaag van siliciumoxide en siliciumnitride bestaan. De siliciumnitridelaag 7 wordt op een gebruikelijke wijze aangebracht, bijvoorbeeld door het lichaam (1,8) te verhitten op een temperatuur van ongeveer 1000°C in een gasmengsel van SiH^ en NH^, en heeft 10 een dikte van ongeveer 0,2^um , welke dikte belangrijk kleiner is dan die van het aan te brengen patroon 5.The epitaxial layer 1 is provided with a masking layer 7 (see Figures 4 and 5) which masks against oxidation. In the present exemplary embodiment, the masking layer 7 consists of silicon nitride, but may also consist of, for example, a bilayer of silicon oxide and silicon nitride. The silicon nitride layer 7 is applied in a usual manner, for example by heating the body (1,8) at a temperature of about 1000 ° C in a gas mixture of SiH 2 and NH 2, and has a thickness of about 0.2 ^ um, which thickness is significantly smaller than that of the pattern to be applied 5.
Met behulp van een fotolithografisch proces wordt boven de oppervlaktezone 52 een deel van de laag 7 verwijderd, zoals fig. 4 toont, om het patroon 5 te kunnen aanbrengen.Using a photolithographic process, a part of the layer 7 is removed above the surface zone 52, as shown in Fig. 4, in order to be able to apply the pattern 5.
15 Om een patroon 5 te verkrijgen dat praktisch over zijn gehele dikte in de siliciumlaag 1 is verzonken, wordt alvorens de oxidatiebehan-deling te beginnen ter verkrijging van het patroon 5, de tegen oxidatie maskerende laag 7 als etsmasker gebruikt om de siliciumlaag 1 plaatselijk door etsen over ongeveer de helft van zijn dikte te verwijderen.In order to obtain a pattern 5 which has sunk practically over its entire thickness in the silicon layer 1, before starting the oxidation treatment to obtain the pattern 5, the anti-oxidation masking layer 7 is used as an etching mask to locally pass the silicon layer 1 through etch about half its thickness.
20 Hierbij ontstaan de groeven 21. Het etsen vindt op een gebruikelijke wijze plaats (zie fig. 4).The grooves 21 are hereby produced. Etching takes place in a usual manner (see Fig. 4).
Door overleiden van stoom met een druk van ongeveer 1 atmosfeer bij een temperatuur van ongeveer 1000°C wordt door oxidatie van de laag 1 het patroon 5 verkregen. De oxidatiebehandeling wordt voortgezet 25 tot. het verkregen patroon 5 minstens tot aan de drager 8 en de oppervlaktezone 52 reikt, (zie fig. 5).By passing steam with a pressure of about 1 atmosphere at a temperature of about 1000 ° C, the pattern 5 is obtained by oxidation of the layer 1. The oxidation treatment is continued from 25 to. the resulting pattern 5 extends at least to the support 8 and the surface zone 52, (see Fig. 5).
De epitaxiale laag 1 is nu op eenvoudige en doeltreffende wijze verdeeld in van elkaar geïsoleerde delen 9 tot en met 17, die van elkaar gescheiden zijn door het patroon 5 dat praktisch over zijn gehele 30 dikte in de laag 1 is verzonken waardoor de verkregen configuratie zich verder laat behandelen met behulp van planaire werkwijzen, en waarbij het patroon 5 uit siliciumoxide van goede kwaliteit bestaat. Bovendien is onder het patroon 5 een hooggedoteerde kanaalvorming voorkomende zone 52 verkregen.The epitaxial layer 1 is now simply and efficiently divided into insulated parts 9 to 17, which are separated from each other by the pattern 5 which is sunk into the layer 1 practically over its entire thickness, so that the resulting configuration is further treatment by planar methods, and wherein the cartridge 5 is of good quality silicon oxide. In addition, under the pattern 5, a highly doped channel-forming zone 52 is obtained.
35 De oxidatiebehandeling kan onderbroken worden en gedurende deze onderbreking kan de reeds verkregen siliciumoxidelaag althans over een deel van zijn dikte verwijderd worden door etsen, waarbij de laag 7 als etsmasker wordt gebruikt. Een etsbehandeling voorafgaand aan de oxi- nnn ? o 38 PHN 4972A 6 datiebehandeling is dan niet noodzakelijk.The oxidation treatment can be interrupted and during this interruption the silicon oxide layer already obtained can be removed at least over part of its thickness by etching, the layer 7 being used as an etching mask. An etching treatment prior to the oxines? o 38 PHN 4972A 6 datie treatment is then not necessary.
Het is ook mogelijk in het geheel geen etsbehandeling toe te passen. Dan \i/ordt echter een patroon 5 verkregen dat boven het oppervlak van de epitaxiale laag 7 uitsteekt. Deze vereenvoudiging van de werkwij-5 ze zal in het bijzonder bij zeer dunne epitaxiale lagen zonder bezwaar kunnen worden toegepast. Overigens kan men ook door een etsbehandeling achteraf, waarbij de laag 7 als etsmasker dient, het boven de epitaxiale laag 1 uitstekende deel van het patroon verwijderen. Het is dus mogelijk dat het patroon 5 enigszins boven het oppervlak van de epitaxiale laag 1 10 uitsteekt of iets onder dat oppervlak blijft.It is also possible not to use etching treatment at all. Then, however, a pattern 5 is obtained which protrudes above the surface of the epitaxial layer 7. This simplification of the method can be applied without any problem in particular with very thin epitaxial layers. Incidentally, it is also possible to remove the part of the pattern protruding above the epitaxial layer 1 by an etching treatment afterwards, in which the layer 7 serves as an etching mask. Thus, it is possible that the pattern 5 protrudes slightly above the surface of the epitaxial layer 1 or remains slightly below that surface.
De geïsoleerde delen 9 tot en met 17 van de epitaxiale laag 1 zijn van de drager 8 geïsoleerd door de pn-overgang die de n-type laag 1 met de p-type drager 8 vormt.The isolated parts 9 to 17 of the epitaxial layer 1 are isolated from the support 8 by the pn junction that forms the n-type layer 1 with the p-type support 8.
De basiszone 3 kan op een gebruikelijke wijze door diffusie 15 van een verontreiniging worden aangebracht. Hierbij kan de siliciumnitri-delaag 7 als diffusiemasker worden gebruikt. In het onderhavige uitvoe-ringsvoorbeeld echter wordt eerst de nitridelaag 7 verwijderd en vervangen door de siliciumoxidelaag 20 die op gebruikelijke wijze als diffusiemasker wordt gebruikt. De p-type basiszone 3, die bijvoorbeeld door dif-20 fusie van boor wordt verkregen heeft een dikte van ongeveer 0,6^um en grenst aan het oppervlak 23 van het geïsoleerde deel 9.The base zone 3 can be applied in a usual manner by diffusion 15 of an impurity. The silicon nitrile layer 7 can be used as a diffusion mask. In the present exemplary embodiment, however, the nitride layer 7 is first removed and replaced by the silicon oxide layer 20, which is conventionally used as a diffusion mask. The p-type base zone 3, which is obtained, for example, by diffusion fusion of boron, has a thickness of about 0.6 µm and is adjacent to the surface 23 of the insulated part 9.
Vervolgens wordt in de basiszone 3 bijvoorbeeld door diffusie van fosfor, de n-type emitterzone 2 aangebracht die een dikte van ongeveer 0,3^um heeft en aan het oppervlak 23 van het geïsoleerde deel 9 25 grenst.Subsequently, in the base zone 3, for example by diffusion of phosphorus, the n-type emitter zone 2 is applied, which has a thickness of approximately 0.3 µm and adjoins the surface 23 of the insulated part 9.
De collectorzone 4 van de transistor (2,3,4) wordt door het deel 4, dat aan de basiszone 3 grenst, van het geïsoleerde deel 9 gevormd.The collector zone 4 of the transistor (2,3,4) is formed by the part 4, which adjoins the base zone 3, of the insulated part 9.
Opgemerkt wordt dat het vertikale deel 24 van de pn-overgang 30 tussen de basiszone 3 en de collectorzone 4 relatief klein is, waardoor ook de capaciteit tussen de basiszone 3 en de collectorzone 4 relatief klein is.It is noted that the vertical part 24 of the pn junction 30 between the base zone 3 and the collector zone 4 is relatively small, so that the capacity between the base zone 3 and the collector zone 4 is also relatively small.
De collectorzone 4 wordt voorzien van een contactzone 25, die aan het oppervlak 23 van het geïsoleerde deel 9 grenst. Deze contactzone 35 25 heeft hetzelfde geleidingstype als en een hogere dotering dan de col lectorzone 4. De contactzone 25 kan gelijktijdig met de emitterzone 2 door diffusie van fosfor worden aangebracht.The collector zone 4 is provided with a contact zone 25, which is adjacent to the surface 23 of the insulated part 9. This contact zone 35 has the same conductivity type and a higher doping than the collector zone 4. The contact zone 25 can be applied simultaneously with the emitter zone 2 by diffusion of phosphorus.
De siliciumoxidelaag 20 wordt van openingen 26, 27 en 28 voor- 800 2 0 38 * «r ' y ΡΗΝ 4972Α 7 zien om de zones 2,3 en 25 te kunnen contacteren. De contacten zijn een-voudigheidshalve niet getekend en kunnen op een gebruikelijke wijze worden aangebracht en zich in de vorm van metaallagen tot over de isolerende laag 20 en het patroon 5 uitstrekken.The silicon oxide layer 20 is seen from apertures 26, 27 and 28 at 800 2 0 38 * «r 'y ΡΗΝ 4972 om 7 in order to contact zones 2,3 and 25. For simplicity, the contacts are not drawn and can be arranged in a conventional manner and extend in the form of metal layers over the insulating layer 20 and the pattern 5.
5 Indien gewenst kan een begraven laag van hetzelfde gelei- dingstype als maar met een hogere dotering dan de collectorzone 4 op een gebruikelijke wijze worden aangebracht. Een dergelijke begraven laag 30 is met onderbroken lijnen in fig. 2 getoond.If desired, a buried layer of the same conductivity type but with a higher doping than the collector zone 4 can be applied in a conventional manner. Such a buried layer 30 is shown in broken lines in Fig. 2.
De afmetingen van het geïsoleerde deel 9 en van de zones 2,3 10 en 25 in het bovenaanzicht volgens fig. 1 zijn voor een werkwijze volgens de uitvinding niet kritisch en kunnen op gebruikelijke wijze gekozen worden rekening houdend met de gewenst eigenschappen van de transistor.The dimensions of the insulated part 9 and of the zones 2,3, 10 and 25 in the top view according to Fig. 1 are not critical for a method according to the invention and can be chosen in the usual way, taking into account the desired properties of the transistor.
Bij voorkeur heeft het patroon 5 ongeveer dezelfde dikte als 15 de epitaxiale laag 1 waardoor een praktisch vlak oppervlak verkregen kan worden. Daartoe is de epitaxiale laag 1 bij voorkeur niet dikker dan ongeveer 2.5-'3jum omdat een patroon 5 van deze dikte en van een goede kwaliteit in nog een redelijke oxidatietijd aangebracht kan worden.Preferably, the pattern 5 has approximately the same thickness as the epitaxial layer 1, whereby a practically flat surface can be obtained. For this purpose, the epitaxial layer 1 is preferably not thicker than about 2.5-3 µm because a pattern 5 of this thickness and of a good quality can be applied in a reasonable oxidation time.
In het tot nu toe besproken uitvoeringsvoorbeeld werd een 20 gebruikelijk uitgangshalfgeleiderlichaam toegepast van het tegengestelde geleidingstype. Thans zal een uitvoeringsvoorbeeld worden besproken waarbij een substraat (68 fig. 6 en 7) wordt toegepast, dat gheel van hetzelfde geleidingstype is als de aan te brengen epitaxiale laag 61, en waarbij de isolatie tussen het substraat en de epitaxiale laag slechts 25 wordt gevormd door de oppervlaktezone 62 waarvan het uitgangshalfgeleiderlichaam 68 wordt voorzien.In the exemplary embodiment discussed so far, a conventional output semiconductor body of the opposite conductivity type was used. An exemplary embodiment will now be discussed in which a substrate (68, Figures 6 and 7) is used, which is entirely of the same conductivity type as the epitaxial layer 61 to be applied, and wherein the insulation between the substrate and the epitaxial layer is formed only 25. through the surface zone 62 of which the output semiconductor body 68 is provided.
Het uitgangshalfgeleiderlichaam 68 wordt bijvoorbeeld gevormd door een n-type siliciumkristal, waarvan de soortelijke weerstand in het algemeen niet kritisch is en hier bijvoorbeeld 2 tot 5 ohm-cm.The output semiconductor body 68 is formed, for example, by an n-type silicon crystal, the resistivity of which is generally not critical and here, for example, 2 to 5 ohm-cm.
30 bedraagt.30.
Het uitgangshalfgeleiderlichaam wordt weer op een in de half-geleidertechniek gebruikelijke wijze voorzien van de hooggedoteerde p-type oppervlaktezone 62 welke tevens als drager voor de aan te brengen epitaxiale laag 61 fungeert.The starting semiconductor body is again provided with the highly doped p-type surface zone 62, which also functions as a carrier for the epitaxial layer 61 to be applied, in a manner customary in semiconductor technology.
35 De oppervlaktezone kan bijvoorbeeld verkregen worden door 19 diffusie van boor, waarbij de oppervlakteconcentratie ongeveer 10 boor- 3 atomen per cm bedraagt..The surface zone can be obtained, for example, by 19 diffusion of boron, the surface concentration of which is about 10 boron atoms per cm.
De oppervlaktezone 62 kan zich over het gehele oppervlak 66 800 2 0 38 PHN 4972A 8 uitstrekken. In het onderhavige uitvoeringsvoorbeeld echter is de opper-vlaktezone 62 voorzien van onderbrekingen ter plaatse van het aan te brengen patroon 65 zoals in de figuren 6 en 7 duidelijk is getoond. Gaande van een eiland van de halfgeleiderinrichting via het halfgeleiderma-5 teriaal naar een ander eiland, worden nu tenminste vier p-n-overgangen gepasseerd, waarbij twee achtereenvolgende p-n-overgangen telkens een in oppositie geschakeld diodenpaar vormen. Door deze structuur kan bijvoorbeeld de capacitieve koppeling tussen de eilanden klein gehouden worden.The surface zone 62 can extend over the entire surface 66 800 2 0 38 PHN 4972A 8. In the present exemplary embodiment, however, the surface zone 62 is provided with interruptions at the location of the pattern 65 to be applied, as is clearly shown in Figures 6 and 7. Going from one island of the semiconductor device via the semiconductor material to another island, at least four p-n junctions are now passed, with two successive p-n junctions each forming an opposed diode pair. Due to this structure, for example, the capacitive coupling between the islands can be kept small.
Na het aanbrengen van de oppervlaktezone 62 worden de n-type 10 epitaxiale laag 61 en het isolerende laagvormige patroon 65 van silici-umoxide op dezelfde wijze aangebracht als in het voorgaande uitvoeringsvoorbeeld, waarna schakelelementen van de gewenste soort in de eilanden kunnen worden aangebracht op een in de halfgeleidertechniek gebruikelijke wijze in de geïsoleerde eilanden, waarbij de p-type zones 62 zelf als 15 aktieve zone van schakelingselementen gebruikt kan worden.After the application of the surface zone 62, the n-type 10 epitaxial layer 61 and the insulating layered pattern 65 of silicon oxide are applied in the same manner as in the previous embodiment, after which switching elements of the desired type can be applied in the islands in the semisonductor technique commonly used in the isolated islands, wherein the p-type zones 62 themselves can be used as active zone of circuit elements.
Het zal duidelijk zijn dat de uitvinding niet beperkt is tot de hier beschreven uitvoeringsvoorbeelden, en dat binnen het kader van de uitvinding voor de vakman vele variaties mogelijk zijn. Zo kunnen de geleidingstypen van alle genoemde gedeelten van de beschreven halfgelei-20 derinrichting gelijktijdig worden veranderd van p-type geleiding in n-type geleiding en omgekeerd.It will be clear that the invention is not limited to the exemplary embodiments described here, and that many variations are possible for the skilled person within the scope of the invention. For example, the conductivity types of all said portions of the described semiconductor device can be simultaneously changed from p-type conductivity to n-type conductivity and vice versa.
Ook kunnen behalve transistoren andere schakelelementen zoals bijvoorbeeld dioden, weerstanden of capaciteiten in de epitaxiale laag vervaardigd worden.In addition to transistors, other switching elements such as, for example, diodes, resistors or capacitors, can also be manufactured in the epitaxial layer.
25 Voorts kan het substraat fungeren als aardplaat of voedings- lijn voor de halfgeleiderinrichting, waarbij bijvoorbeeld een schakel-element in de epitaxiale laag is verbonden met het substraat. Deze verbinding kan bijvoorbeeld een in de zone 62 aangebrachte verbindingszone van het ene geleidingstype bevatten.Furthermore, the substrate can act as a ground plate or power line for the semiconductor device, in which, for example, a switching element in the epitaxial layer is connected to the substrate. This connection can for instance comprise a connection zone of the one conductivity type arranged in the zone 62.
30 Een andere variatie bestaat hieruit dat wanneer de epitaxiale laag over het hele oppervlak wordt voorzien van een oppervlaktezone van het tegengestelde geleidingstype, een matrixstructuur ontstaat van bijvoorbeeld p-n-p-n schakelelementen, die bijvoorbeeld als lichtgevoelige detector gebruikt kan worden, en waarbij naast elkaar gelegen zones van 35 de p-n-p-n schakelelementen door het laagvormige patroon van silicium-oxide van elkaar zijn gescheiden.Another variation consists in that when the epitaxial layer is provided over the entire surface with a surface zone of the opposite conductivity type, a matrix structure is formed of, for instance, pnpn switching elements, which can for instance be used as a photosensitive detector, and in which adjacent zones of 35 the pnpn switching elements are separated from each other by the layered pattern of silicon oxide.
De verschillende zones in de halfgeleiderinrichting kunnen in plaats van door diffusie, ook door ionenimplantatie worden aangebracht.The different zones in the semiconductor device can also be applied by ion implantation instead of by diffusion.
800 2 0 38 , ¢. „ e PHN 4972A 9800 2 0 38, ¢. PHN 4972A 9
Het is ook mogelijk de hooggedoteerde kanaalvorming voorkomende oppervlaktezone aan te brengen, nadat de epitaxiale laag is aangebracht, bijvoorbeeld door middel van ionenimplantatie.It is also possible to apply the highly doped channel-forming surface zone after the epitaxial layer has been applied, for example by means of ion implantation.
Voorts kan, de oppervlaktezone van het tegengestelde geleidings-5 type in plaats van door diffusie, ook als een epitaxiale laag aangebracht worden.Furthermore, instead of diffusion, the surface zone of the opposite conductivity type can also be applied as an epitaxial layer.
10 15 20 25 30 35 800 2 0 3810 15 20 25 30 35 800 2 0 38
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NLAANVRAGE8002038,A NL176414C (en) | 1970-07-10 | 1980-04-08 | METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL7010208A NL7010208A (en) | 1966-10-05 | 1970-07-10 | |
| NL7010208 | 1970-07-10 | ||
| NLAANVRAGE8002038,A NL176414C (en) | 1970-07-10 | 1980-04-08 | METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE |
| NL8002038 | 1980-04-08 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NL8002038A true NL8002038A (en) | 1980-07-31 |
| NL176414B NL176414B (en) | 1984-11-01 |
| NL176414C NL176414C (en) | 1985-04-01 |
Family
ID=19810548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NLAANVRAGE8002038,A NL176414C (en) | 1970-07-10 | 1980-04-08 | METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE |
Country Status (11)
| Country | Link |
|---|---|
| JP (1) | JPS5176086A (en) |
| AT (1) | AT344788B (en) |
| BE (1) | BE769733R (en) |
| CA (1) | CA933675A (en) |
| CH (1) | CH539949A (en) |
| ES (1) | ES393039A2 (en) |
| GB (1) | GB1363515A (en) |
| HK (2) | HK59276A (en) |
| IT (1) | IT995017B (en) |
| NL (1) | NL176414C (en) |
| SE (1) | SE383581B (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370687A (en) * | 1976-12-07 | 1978-06-23 | Toshiba Corp | Production of semiconductor device |
| US7659600B2 (en) * | 2004-04-27 | 2010-02-09 | Nxp B.V. | Semiconductor device and method of manufacturing such a device |
-
1971
- 1971-07-06 CA CA117451A patent/CA933675A/en not_active Expired
- 1971-07-07 GB GB3184371A patent/GB1363515A/en not_active Expired
- 1971-07-07 CH CH1001271A patent/CH539949A/en not_active IP Right Cessation
- 1971-07-07 SE SE880371A patent/SE383581B/en unknown
- 1971-07-08 BE BE769733A patent/BE769733R/en active
- 1971-07-08 ES ES393039A patent/ES393039A2/en not_active Expired
- 1971-07-08 AT AT594171A patent/AT344788B/en not_active IP Right Cessation
- 1971-07-09 IT IT2678471A patent/IT995017B/en active
-
1975
- 1975-11-27 JP JP14123675A patent/JPS5176086A/en active Granted
-
1976
- 1976-09-23 HK HK59276A patent/HK59276A/en unknown
- 1976-09-23 HK HK59576A patent/HK59576A/en unknown
-
1980
- 1980-04-08 NL NLAANVRAGE8002038,A patent/NL176414C/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| AT344788B (en) | 1978-08-10 |
| CA933675A (en) | 1973-09-11 |
| CH539949A (en) | 1973-07-31 |
| ATA594171A (en) | 1977-12-15 |
| IT995017B (en) | 1975-11-10 |
| JPS522273B2 (en) | 1977-01-20 |
| NL176414C (en) | 1985-04-01 |
| NL176414B (en) | 1984-11-01 |
| ES393039A2 (en) | 1973-08-16 |
| JPS5176086A (en) | 1976-07-01 |
| HK59576A (en) | 1976-10-01 |
| GB1363515A (en) | 1974-08-14 |
| SE383581B (en) | 1976-03-15 |
| HK59276A (en) | 1976-10-01 |
| BE769733R (en) | 1972-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4688323A (en) | Method for fabricating vertical MOSFETs | |
| JP3111947B2 (en) | Semiconductor device and manufacturing method thereof | |
| US4985745A (en) | Substrate structure for composite semiconductor device | |
| US4717682A (en) | Method of manufacturing a semiconductor device with conductive trench sidewalls | |
| US4146905A (en) | Semiconductor device having complementary transistor structures and method of manufacturing same | |
| US5061645A (en) | Method of manufacturing a bipolar transistor | |
| US3911471A (en) | Semiconductor device and method of manufacturing same | |
| NL8402856A (en) | METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE | |
| US4837177A (en) | Method of making bipolar semiconductor device having a conductive recombination layer | |
| US4005453A (en) | Semiconductor device with isolated circuit elements and method of making | |
| US5406113A (en) | Bipolar transistor having a buried collector layer | |
| US3584266A (en) | Depletion layer capacitor in particular for monolithic integrated circuits | |
| US3909318A (en) | Method of forming complementary devices utilizing outdiffusion and selective oxidation | |
| US5523610A (en) | Photodiode array and method for manufacturing the same | |
| US4109273A (en) | Contact electrode for semiconductor component | |
| NL8002038A (en) | Monolithic integrated circuit - with buried insulation | |
| US3879745A (en) | Semiconductor device | |
| US3482152A (en) | Semiconductor devices having a field effect transistor structure | |
| EP0034341A1 (en) | Method for manufacturing a semiconductor device | |
| US3544861A (en) | Stabilized semiconductor device | |
| US3840412A (en) | Method of making semiconductor devices through overlapping diffusions | |
| US3576477A (en) | Insulated gate fet with selectively doped thick and thin insulators | |
| US3800195A (en) | Method of making semiconductor devices through overlapping diffusions | |
| US4097888A (en) | High density collector-up structure | |
| US3586931A (en) | Junction field effect power transistor with internally interconnected gate electrodes |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1A | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| BC | A request for examination has been filed | ||
| BC | A request for examination has been filed | ||
| A85 | Still pending on 85-01-01 | ||
| V4 | Lapsed because of reaching the maximum lifetime of a patent |