JP2609629B2

JP2609629B2 - メモリアドレス制御装置

Info

Publication number: JP2609629B2
Application number: JP62236765A
Authority: JP
Inventors: 典哉坂本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-09-21
Filing date: 1987-09-21
Publication date: 1997-05-14
Anticipated expiration: 2012-05-14
Also published as: JPS6479794A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は画像メモリのアドレスを制御するメモリア
ドレス制御装置に関する。

（従来の技術）近年、メモリ応用製品の開発が盛んに行われている。
その結果、メモリの制御に於いても、メモリとしてFIFO
（First in First out）回路を使う場合やメモリを遅延
素子として使う場合のような簡単な制御ではなく、複雑
な制御が行われるようになってきている。

例えば、高品位テレビジョン受像機の画像メモリのア
ドレス制御についてみれば、この種のテレビジョン受像
機に於いては、一般に表示モードとして、通常の表示モ
ードの他に、ピクチャーインピクチャー（以下、PIP）
表示モード、拡大表示モード、多画面表示モード等の多
種の表示モードを設定可能なため、画像メモリのアドレ
ス制御に於いても、これらの表示モードにあった複雑な
制御が必要である。

ところで、従来の高品位テレレビジョン受像機に於い
ては、上述したような各種アドレス制御を、CPUのソフ
トウェアで行なうようになっていた。

しかし、このような構成では、アドレス制御が複雑な
ため、アドレスの計算に多くの時間がかかる。また、CP
Uがアドレス制御に専有される時間が多いため、画像デ
ータの処理といった他の処理を行なくなる。

このような問題は、アドレス制御をハードウェアで行
なうようにすればよいわけであるが、この場合、各表示
モードごとにアドレス制御部を設けなければならないた
め、回路規模が大きくなるという新たな問題が生じる。

（発明が解決しようとする問題点）以上述べたように、従来の画像メモリのアドレス制御
装置に於いては、アドレス制御をCPUで行なっているた
め、アドレスの計算に時間がかかるとともに、CPUがア
ドレス制御に専有される時間が長くなり、他の処理を行
なうことができないという問題があった。

そこで、この発明は、回路規模の増大を招くことな
く、アドレス制御をハードウェ化することが可能で、ア
ドレス計算の高速化やCPUの負担軽減に寄与することが
できるメモリアドレス制御装置を提供することを目的と
する。

［発明の構成］（問題点を解決するための手段）上記目的を達成するためにこの発明は、画像メモリの
アドレスを順次指定するアドレスデータを発生する手段
を２つ設け、さらに、一方のアドレス発生手段の出力デ
ータから所定のデータを減算する手段と、この減算手段
の出力と他方のアドレス発生手段の出力データを選択的
に出力する手段と、この先着手段の選択出力に対して単
位時間毎に加算されるアドレスの値を制御する手段と、
このアドレス制御手段のアドレス制御出力に所定のデー
タを加算する手段とを設けるようにしたものである。

（作用）上記構成によれば、減算値や加算値、選択手段の選択
出力、傾き値を適宜設定することにより、多種多用なア
ドレス制御を１つの装置行なうことができる。

（実施例）以下、図面を参照しながらこの発明の一実施例を詳細
に説明する。

第１図はこの発明の一実施例の構成を示す回路図であ
る。

まず、この第１図に示す装置の構成を説明する。

図に於いて、11は画像メモリである。この画像メモリ
11の各アドレスはビツトマツプ方式に従って表示画面の
各画素に対応するように規定されている。12は画像メモ
リ11の水平アドレスを指定するアドレスデータを順次発
生する第１の水平アドレスカウンタである。この水平ア
ドレスカウンタ12は第１の映像信号の水平同期信号に同
期した水平クロックHCK1によってリセットされるととも
に、システムクロックSCK1をカウントすることにより、
上位８ビットを水平アドレスデータとして出力し、LSB
を読出しモードＲと書込みモードＷの切換え用に出力す
る。13は画像メモリ11の垂直アドレスを指定するアドレ
スデータを順次発生する第１の垂直アドレスカウンタで
ある。この垂直アドレスカウンタ13は第１の映像信号の
垂直同期信号に同期した垂直クロックVCK1によってリセ
ットされるとともに、水平クロックHCK1をカウントする
ことにより、垂直アドレスデータを出力する。14は第２
の水平アドレスアドレスカウンタであり、15は第２の垂
直アドレスカウンタである。これらカウンタ14,15もカ
ウンタ12,13と同様、第２の映像信号に同期した水平ク
ロックHCK2、垂直クロックVCK2、それにシステムクロッ
クSCK2によって駆動される。

16はCPUである。17は第１の水平アドレスカウンタ12
のカウント出力からラッチ回路18のラッチデータを減算
する減算回路である。ラッチ回路18のラッチデータは、
CPU16によってセットされる。19は第１の垂直アドレス
カウンタ13のカウント出力からラッチ回路20のラッチデ
ータを減算する減算回路である。ラッチ回路20のラッチ
データもCPU16によってセットされる。

21は減算回路17の出力と第２の水平アドレスカウンタ
14のカウント出力を択一的に選択する選択回路である。
22は減算回路19の出力と第２の垂直アドレスカウンタ15
のカウント出力を択一的に選択する選択回路である。23
はセレクタ21の選択出力の傾きを変えるシフト回路であ
る。24はセレクタ22の選択出力の傾きを変えるシフト回
路である。なお、選択出力の傾きは、単位時間に加算さ
れるアドレスの値である。つまり、加算されるアドレス
の値が大きければ、傾きは大きくなり、加算されるアド
レスの値が小さければ、傾きは小さくなる。25はシフト
回路23の出力とラッチ回路26のラッチデータを加算する
加算回路である。27はシフト回路24の出力とラッチ回路
28のラッチデータを加算する加算回路である。ラッチ回
路26,28のラッチデータは、CPU16によってセットされ
る。29は、ラッチ回路18,20,26,28、セレクタ21,22、シ
フト回路23,24の制御データCD1〜CD4を出力する制御回
路である。この制御データもCPU16によってセットされ
る。

次に、第１図に示す装置の動作を説明する。

第１図に示す装置は、ラッチ回路18,20,26,28にセッ
トするデータ及び制御回路29から出力される制御データ
CD1〜CD4によって、例えば、通常の表示モード、PIP表
示モード、拡大表示モード、多画面表示モードのアドレ
ス制御が可能である。

（１）まず、通常の表示モード於けるアドレス制御を説
明する。

この通常表示モードに於いては、第１の映像信号を画
面表示する場合と第２の映像信号を画面表示する場合が
ある。また、この通常表示モードに於いては、読出しモ
ードＲのアドレス制御と書込みモードＷのアドレス制御
は全く同じである。

まず、第１の映像信号を画面表示する場合を説明す
る。

この場合は、第１の水平アドレスカウンタ12,第１の
垂直アドレスカウンタ13のカウント出力がそのまま読出
しアドレスデータや書込みアドレスデータとして使われ
る。すなわち、この場合は、ラッチ回路18,20,26,28に
はCPU16により10進で“0"なるデータがセットされる。
また、制御回路29にはセレクタ21,22にＱ出力としてＡ
入力を選択せしめるための制御データCD1及びシフト回
路23,24のシフト量を“0"にするための制御データCD2を
出力する。これにより、水平アドレスカウンタ12のカウ
ント出力は、そのまま減算回路17,セレクタ21,シフト回
路23、加算回路25を通って画像メモリ11に与えられる。
同様に、垂直アドレスカウンタ13のカウント出力は、そ
のまま減算回路19、セレクタ22,シフト回路24、加算回
路27を通って画像メモリ11に与えられる。

次に第２の映像信号を画面表示する場合を説明する。

この場合は、第２の水平アドレスカウンタ14、第２の
垂直アドレスカウンタ15のカウント出力がそのまま読出
しアドレスデータや書込みアドレスデータとして使われ
る。このような状態を得るためを制御は、制御回路29よ
りセレクタ21,22にＢ入力を選択せしめるための制御デ
ータを出力する点を除けば、第１の映像信号を画面表示
する場合と同じである。

第２図（ａ）にこの通常表示モードに於ける水平アド
レスデータの変化の様子を、同図（ｂ）に垂直アドレス
データの変化の様子を示す。ここで、1Hは１水平走査期
間、1Vは１垂直走査期間である。

（２）次にPIP表示モードに於けるアドレス制御を説明
する。

このPIPモードは、例えば、子画面を構成する映像信
号の画像データのみを画像メモリ11に格納し、これを親
画面を構成する映像信号に同期させて読み出すことによ
り行われる。したがって、以下の説明では、子画面を構
成する映像信号の画像データの書込み、読出しを説明す
る。

このPIPモードに於いては、通常表示モードと異な
り、書込みモードＷと読出しモードＲのアドレス制御が
異なる。すなわち、書込み用のアドレスデータの傾きは
第３図（ａ），（ｂ）に示すように、通常表示モードの
傾きより小さな値に設定される。図には、傾きが通常表
示モードの1/4,1/16の場合を示す。つまり、子画面が親
画面の1/4、1/16の大きさを有する場合の傾きを示す。

一方、読出し用のアドレスデータは、第４図（ａ），
（ｂ）に示すように、傾きは通常表示モードと同じで、
発生期間は子画面表示期間に設定される。ここで、アド
レスデータの発生を点線のように制御すれば、第５図
（ａ）に示すような位置に子画面が得られ、実線で示す
ように制御すれば、第５図（ｂ）に示すような位置に子
画面が得られる。なお、Ｅは表示画面である。

では、上述したようなPIP表示モードのアドレス制御
を得るための第１図の動作を説明する。

今、第１の映像信号によって親画面を構成し、第２の
映像信号によって子画面を構成するものとする。また、
子画面の大きさは、親画面の大きさの1/4とする。さら
に、子画面の表示位置を第５図（ａ）に示すような位置
とする。

このような仮定すると、CPU16はラッチ回路18,20に10
進で“0"なるデータをセットする。また、CPU16は、ラ
ッチ回路26,28に、10進で“128"なるデータをセットす
る。

このような初期設定が済むと、書込みモードＷと読出
しモードＲが実行される。

まず、書込みモードＷに於けるアドレス制御を説明す
る。

この場合、制御回路29は、セレクタ21,22にＢ入力を
選択せしめるための制御データCD1を出力する。また、
制御回路29は、シフト回路23,24に１ビット下位へのビ
ットシフト処理を行なわしめるための制御データCD2を
出力する。第17図にシフト回路23,24の構成を示す。さ
らに、制御回路29は、ラッチ回路26,28の出力を強制的
に“0"に設定するための制御データCD3を出力する。

このような初期設定を行なうことにより、水平アドレ
スカウンタ14、垂直アドレスカウンタ15のカウント出力
は、セレクタ21,22を通り、シフト回路23,24に供給され
る。そして、このシフト回路23,24で１ビット下位へシ
フトする処理を受けることにより、つまり、第17図に示
すＢ入力を選択することにより、傾きを1/2に設定され
る。これにより、第３図（ａ），（ｂ）に示すようなア
ドレスデータが得られる。このアドレスデータは、その
まま加算回路25,27を通って画像メモリ11に供給され
る。これにより、CPU16から与えられる第２の映像信号
の画像データは、表示画面の左上角部に対応するアドレ
ス領域に格納される。

次に、読出しモードＲのアドレス制御を説明する。

この場合、制御回路29は、セレクタ21,22にＡ入力を
選択せしめるための制御データCD1を出力する。また、
制御回路29は、シフト回路23,24がビットシフト処理を
行なわないようにするための制御データCD2を出力し、
第17図に於けるＡ入力が得られる。さらに、制御回路29
は、ラッチ回路26,28のラッチデータをそのまま出力せ
しめるための制御データCD3を出力する。さらにまた、
制御回路29は、ラッチ回路18,20のラッチデータをその
まま出力せしめるための制御データCD4を出力する。

このような初期設定を行なうことにより、水平アドレ
スカウンタ12、垂直アドレスカウンタ13のカウント出力
は、セレクタ21,22、シフト回路23,24、加算回路25,27
に供給される。そして、この加算回路25,27でラッチ回
路26,28のラッチデータ、つまり、10進“128"なるデー
タを加算される。これにより、加算回路25,27からは、
第４図（ａ），（ｂ）に実線で示すように子画面表示位
置でのみ、通常表示モードと同じ傾きで変化するアドレ
スデータが得られる。そして、このアドレスデータは親
画面を構成する第１の映像信号に同期しているので、画
像メモリ11から読み出された画像データによって構成さ
れる子画面は、第４図（ａ）に示すような位置に得られ
る。

なお、第４図（ａ），（ｂ）に点線で示す1/4の子画
面を得るには、ラッチ回路26,28のラッチデータを10進
で“0"に設定すればよい。

また、第４図（ａ），（ｂ）に実線で示す1/16の子画
面を得るには、書込みモードＷ時のシフト回路23,24の
シフト量を下位に２ビットとし、つまり、第17図に於け
るＣ入力を得られるようにCD2をセットし、読出しモー
ドＲに関係するラッチ回路26,28のラッチデータを10進
で“64"に設定すればよい。

さらに、第４図（ａ），（ｂ）に点線で示す1/16の子
画面を実現するには、ラッチ回路26,28のラッチデータ
を10進で“192"に設定すればよい。

以上から、子画面の大きさは、シフト回路23,24のシ
フト量によって決定される。また、その表示位置は、ラ
ッチ回路26,28のラッチデータによって決定される。こ
の場合、ラッチデータの値は、アドレスが“225"までし
か存在しないため、カウンタ12,13のカウント出力と加
算された値が“255"を越える場合は、“0"に戻るリング
式になっているものと考えることができる。

なお、上述した書込みモードＷと読出しモードＲはサ
イクルスチル方式に従って切り変えられるものである。
この切変えは、制御回路29がカウンタ12のLSBから与え
られるモード指定信号R/Wに従って、制御データCD1〜CD
4の内容を変更することによりなされる。さらに、この
モード指定信号R/Wに従って画像メモリ11の書込みモー
ドＷと読出しモードＲの切換えもなされる。

以上は、第２の映像信号の画像データによって子画面
を構成する場合を説明したが、第１の映像信号の画像デ
ータによって子画面を構成する場合は、書込みモードＷ
でセレクタ21,22がＡ入力を選択し、読出しモードＲで
Ｂ入力を選択するようにすればよい。

（３）次に拡大表示モード於けるアドレス制御について
説明する。

この拡大表示は、第１図の装置では、第１の映像信号
についてのみなされる。

さて、拡大表示として、今、第６図に示すような虫め
がね的な拡大表示を考える。ここで、R1は被拡大領域
（以下、第１の領域と記す）、R2は拡大領域（以下、第
２と領域と記す）である。この虫めがね的な拡大に於い
ては、領域R1,R2の中心位置（x0,y0）は同じである。な
お、第６図には、第２の領域R2が水平方向Ｘ、垂直方向
Ｙのいずれの方向にも第１の領域R1の２倍の大きさを有
する場合を示す。

では、上述したような拡大表示を得るための動作を説
明する。

まず、書込みモードＷでのアドレス制御について説明
する。

この場合の制御は、上述した通常表示モードでのアド
レス制御と同じである。つまり、カウンタ12,13のカウ
ント出力は、何等アドレス変換を受けることなく、その
まま、画像メモリ11に供給される。この書込み用のアド
レスデータの変化を第７図に示す。

次に、読出しモードＲでのアドレス制御について説明
する。

この場合、領域R1,R2の中心位置（x0,y0）の画素が水
平方向Ｘ、垂直方向Ｙのいずれも129番目の画素である
とすれば、CPU16は、ラッチ回路18,20,26,28には、10進
で“128"のデータをセットする。また、制御回路29は、
セレクタ21,22にＡ入力を選択せしめるための制御デー
タCD1を出力する。

以上の初期設定が済むと、実際の読出しがなされる。

今、水平方向Ｘのアドレス制御を代表として説明する
と、カウンタ12のカウント出力が第６図に示す水平領域
XR3やXR4のアドレスを更新しているとき、制御回路29
は、ラッチ回路18,20,26,28の出力を強制的に“0"に設
定するための制御データCD3,CD4をする。これにより、
カウンタ12のカウント出力は、通常表示モードと同じく
そのまま画像メモリ11に供給される。

一方、カウンタ12が水平領域XR2のアドレスを更新し
ているときは、制御回路29はラッチ回路18,20,26,28の
ラッチデータをそのまま出力せしめるための制御データ
CD3,CD4を出力する。さらに、今の場合、拡大率が水平
方向X,垂直方向Ｙのいずれも２倍であるから、制御回路
29は、シフト回路23の入力データを下位に１ビットシフ
トせしめかつ入力データの最上位ビットのデータをシフ
ト出力の最上位ビットに挿入するせしめるための制御デ
ータCD2を出力する。

このような設定を行なうことにより、加算回路17で
は、カウンタ12のカウント出力から“128"が減算され
る。これにより、加算回路17からは、第８図（ａ）に示
すように、中心位置x0でアンダーフローにより“0"とな
り、水平領域XR2の両端で不連続に変化するアドレスデ
ータが得られる。このアドレスデータがシフト回路23で
傾き制御を受けることにより、このシフト回路23から
は、第８図（ｂ）に示すように、水平領域XR2で傾きが1
/2となるアドレスデータが得られる。この後、加算回路
25でこのアドレスデータに“128が加算されることによ
り、第８図（ｃ）に示すように、水平領域XR2のアドレ
スデータが得られる。

なお、第1,第２の領域R1,R2での制御の切換えは、制
御回路29がCPU16によってセットされた第２の領域R2を
示すデータとカウンタ12,13のカウント出力を比較する
ことにより行われる。

以上水平領域XR2のアドレス制御を説明したが、垂直
領域VR2のアドレス制御は水平領域XR2のアドレス制御と
同じなので、説明を省略する。

なお、中心位置（x0,y0）は、ラッチ回路18,20,26,28
のラッチデータを変えることにより、適宜設定すること
ができる。

また、ラッチ回路18とラッチ回路26、あるいはラッチ
回路20とラッチ回路28のラッチデータを適宜変えること
により、虫めがね的な拡大ではなく、第１の領域R1と第
２の領域R2の中心位置をずらした表示が可能である。

さらに、例えば、シフト回路23,24のシフト方向を上
位方向に設定することにより、縮小表示が可能である。

（４）次に、多画面表示モードについて説明する。

この多画面表示モードに於いては、第１の映像信号を
表示する場合と第２の映像信号を表示する場合がある
が、両者の処理は全く同じなので、以下の説明では、第
１の映像信号を表示する場合を説明する。

書込みモードＷでのアドレス制御は次のようになる。

今、第９図に示すように16画面分の画像を表示する場
合について説明する。この場合の書込みは１画面分の画
像データを書込むごとに、水平方向Ｘに1,2,3,…と移行
するようになされる。したがって、水平方向Ｘのアドレ
スデータは、１画面分画像データを書込むごとに、XA1,
XA2,XA3,XA4と変化する。一方、垂直方向Ｙのアドレス
データは、水平方向Ｘの４画面分の画像データを書込む
ごとに、YA1,YA2,YA3,YA4と変化する。ここで、XA1〜XA
4,YA1〜YA4はそれぞれ各画面１〜16のアドレスデータ全
体をさす。

以上のアドレス制御を模式的に示すのが、第10図であ
り、数値変化で示すの第11図である。

一方、読出しモードＲのアドレス制御は、第12図に示
すように、通常表示モードのアドレス制御と同じであ
る。

同様に、例えば、第13図に示すような４画面分の画像
を表示する場合は、書込み用のアドレスデータは第14
図、第15図に示すように制御される。一方、読出し用の
アドレスデータは、通常表示モードと同じく先の第12図
に示すように制御される。

以上のアドレス制御を得るための第１図の装置の動作
は次のようになる。

まず、16画面分の子画面を表示するためのアドレス制
御を説明する。

この場合、CPU16は、ラッチ回路18,20に、10進で“0"
をセットする。また、CPU16は、ラッチ回路26,28に対し
ては、各子画面１〜16のアドレスごとに次のようなデー
タをセットする。すなわち、水平方向Ｘのアドレスデー
タXA1〜XA4に対しては、それぞれ10進で“0",“64",“1
28",“192"をセットする。垂直方向Ｙのアドレスデータ
YA1〜YA4に対しても同様である。なお、このラッチデー
タの切換えは、CPU16がカウンタ13の垂直クロックVCK1
の入力を監視することによりなされる。また、制御回路
29は、セレクタ21,22にＡ入力を選択せしめるための制
御データCD1を出力する。

以上の初期設定が済むと、モード指定信号R/Wに従っ
て、書込みと読出しが交互になされる。

書込みモードＷでは、制御回路29は、シフト回路23,2
4に入力データを２ビット下位にシフトせしめるための
制御データCD2を出力する。これにより、シフト回路23,
24の出力は常に“0"〜“64"の値をとる。このようなシ
フト出力に、上記の如くカウンタ12,13の出力に応じて
切換えられるラッチ回路26,28のラッチデータを加算す
ることにより、第10図及び第11図で説明したようなアド
レスデータが得られる。

なお、４画面分を表示する場合は、ラッチ回路26,28
に“0"及び“128"なるデータを交互にセットする点と、
シフト回路23,24のシフト量を１ビットにする点を除け
ば、16画面を表示する場合と同じなので、詳細な説明を
省略する。

上記した多画面表示でのアドレスデータの切換えタイ
ミングを第16図に示す。

以上詳述したこの実施例によれば、装置のハードウェ
ア化が可能なので、アドレス計算を高速で行なうことが
できる。

また、CPU16は、ラッチ回路18,20,26,28にデータをセ
ットするなどの簡単な処理を行なうだけでよいので、負
担が軽くなる。

さらに、１つの装置で、多種多用な表示モードを設定
することができるので、回路規模の小形化を図ることが
できる。

以上この発明の一実施例を詳細に説明したが、この発
明はこのような実施例に限定されるものではなく、他に
も発明の要旨を逸脱しない範囲で種々さまざま変形実施
可能なことは勿論である。

［発明の効果］以上述べたようにこの発明によれば、回路規模の増大
を招くことなく、アドレス制御をハードウェア化するこ
とが可能で、アドレス計算の高速化やCPUの負担軽減を
図ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は第１図に示す装置に於ける通常表示モードのアドレ
ス制御を説明するための図、第３図乃至第５図は第１図
に示す装置に於けるPIPモードのアドレス制御を説明す
るための図、第６図乃至第８図は第１図に示す装置に於
ける拡大表示モードのアドレス制御を説明するための
図、第９図乃至第16図は第１図に示す装置の多画面表示
モードのアドレス制御を説明するための図、第17図は第
１図のシフト回路23,24の構成を示す回路図である。 11……画像メモリ、12……第１の水平アドレスカウン
タ、13……第１の垂直アドレスカウンタ、14……第２の
水平アドレスカウンタ、15……第２の垂直アドレスカウ
ンタ、16……CPU、17,19,25,27……加算回路、18,20,2
6,28……ラッチ回路、21,22……セレクタ、23,24……シ
フト回路、29……制御回路。

Claims

(57)【特許請求の範囲】

【請求項１】ビットマップ方式に従って表示画面上の各
画素に対応するアドレスが規定される画像メモリと、この画像メモリの各アドレス示すデータを順次出力する
第１のアドレス発生手段と、上記画像メモリの各アドレス示すデータを順次出力する
第２のアドレス発生手段と、上記第１のアドレス発生手段の出力データから所定の値
を減算する減算手段と、この減算手段の出力データと上記第２のアドレス発生手
段の出力データとを択一的に選択可能なデータ選択手段
と、このデータ選択手段の選択出力に対して、単位時間毎に
加算されるアドレスの値を制御するアドレス制御手段
と、このアドレス制御手段の出力に所定の値を加算する加算
手段とを具備したことを特徴とするメモリアドレス制御
装置。