JP2608451B2 - 半導体装置の並列接続体 - Google Patents
半導体装置の並列接続体Info
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- JP2608451B2 JP2608451B2 JP63080388A JP8038888A JP2608451B2 JP 2608451 B2 JP2608451 B2 JP 2608451B2 JP 63080388 A JP63080388 A JP 63080388A JP 8038888 A JP8038888 A JP 8038888A JP 2608451 B2 JP2608451 B2 JP 2608451B2
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- Japan
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- igbt
- gate
- emitter
- parallel connection
- voltage
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の並列接続体、特に電圧制御形
半導体装置のチップまたは単体素子を複数個並列接続し
てなる半導体装置の並列接続体に関する。
半導体装置のチップまたは単体素子を複数個並列接続し
てなる半導体装置の並列接続体に関する。
電圧制御形半導体装置、たとえばパワーMOSディバイ
スは、歩留りの点でそのチップサイズに制限を有する。
スは、歩留りの点でそのチップサイズに制限を有する。
このため、電流容量を向上させる場合には、同種のチ
ップを並列接続化させて用いるのが通常である。
ップを並列接続化させて用いるのが通常である。
そして、並列接続化させて各チップは、その静特性が
同じものが選別されていたものである。
同じものが選別されていたものである。
しかし、上述のように静特性の均一なものを選別する
ことは、その作業も煩雑となり、スイッチング過渡時
に、特定のチップに電流が集中して破壊に至らしめる危
険性は免れないものとなっていた。
ことは、その作業も煩雑となり、スイッチング過渡時
に、特定のチップに電流が集中して破壊に至らしめる危
険性は免れないものとなっていた。
それ故、本発明は、このような事情に鑑みてなされた
ものであり、ターンオンまたはターンオフスイッチング
時に特定の半導体装置を破壊に至らしめることのない半
導体装置の並列接続体を提供することを目的とするもの
である。
ものであり、ターンオンまたはターンオフスイッチング
時に特定の半導体装置を破壊に至らしめることのない半
導体装置の並列接続体を提供することを目的とするもの
である。
このような目的を達成するために、本発明は、ゲート
電圧のスレッショルド電圧が異なる第１のIGBT及び第２
のIGBTを並列接続してなる半導体装置の並列接続体にお
いて、IGBTの制御信号源と各IGBTのゲートの間に、それ
ぞれ外部抵抗を設けた回路構成とすると共に、第１のIG
BTの前記外部抵抗をR1、第２のIGBTの外部抵抗をR2、第
１のIGBTのゲート・エミッタ間等価入力容量をCie1、第
２のIGBTのゲート・エミッタ間等価入力容量をCie2、第
１のIGBTのスレッショルド電圧をVth1、第２のIGBTのス
レッショルド電圧をVth2、ゲートに印加される電圧をV
GGとする場合、 という関係となるようにしたものである。
電圧のスレッショルド電圧が異なる第１のIGBT及び第２
のIGBTを並列接続してなる半導体装置の並列接続体にお
いて、IGBTの制御信号源と各IGBTのゲートの間に、それ
ぞれ外部抵抗を設けた回路構成とすると共に、第１のIG
BTの前記外部抵抗をR1、第２のIGBTの外部抵抗をR2、第
１のIGBTのゲート・エミッタ間等価入力容量をCie1、第
２のIGBTのゲート・エミッタ間等価入力容量をCie2、第
１のIGBTのスレッショルド電圧をVth1、第２のIGBTのス
レッショルド電圧をVth2、ゲートに印加される電圧をV
GGとする場合、 という関係となるようにしたものである。
このように構成された半導体装置の並列接続体によれ
ば、各素子においてそのスレッショルド電圧にばらつき
が生じていても、各ゲートに接続された抵抗値によっ
て、各ゲート電圧がスレッショルド電圧レベルに到達す
るまでの時間を等しくすることができる。このため、並
列接続体からなる各半導体装置は、ほぼ同時刻にターン
オンまたはターンオフすることになり、特定の素子に電
流が集中されることなく、等分化して流れることにな
る。よって、特定の半導体装置を破壊に至らしめるとい
うようなことはなくなる。
ば、各素子においてそのスレッショルド電圧にばらつき
が生じていても、各ゲートに接続された抵抗値によっ
て、各ゲート電圧がスレッショルド電圧レベルに到達す
るまでの時間を等しくすることができる。このため、並
列接続体からなる各半導体装置は、ほぼ同時刻にターン
オンまたはターンオフすることになり、特定の素子に電
流が集中されることなく、等分化して流れることにな
る。よって、特定の半導体装置を破壊に至らしめるとい
うようなことはなくなる。
第１図は、本発明による半導体装置の並列接続体の一
実施例を説明する構成図である。同図において、個別素
子からなるIGBT1が複数個あり、それらのコレクタ端子
は共通接続されているとともに、エミッタ端子もそれぞ
れ共通接続されている。また、各IGBT1のゲート端子は
それぞれ抵抗２いを介して共通接続されている。なお、
同図において、各IGBT1のゲート・エミッタ電極間入力
容量を容量３によって等価的に示している。
実施例を説明する構成図である。同図において、個別素
子からなるIGBT1が複数個あり、それらのコレクタ端子
は共通接続されているとともに、エミッタ端子もそれぞ
れ共通接続されている。また、各IGBT1のゲート端子は
それぞれ抵抗２いを介して共通接続されている。なお、
同図において、各IGBT1のゲート・エミッタ電極間入力
容量を容量３によって等価的に示している。
ここで、前記各IGBTのゲートに接続される抵抗の抵抗
値を定める計算例を以下に定める。第２図の構成におい
て、 Cie1（υCE）:IGBT11のゲート・エミッタ間等価入力容
量 （コレクタ・エミッタ間電圧の関数，素子固有） Cie2（υCE）:IGBT12のゲート・エミッタ間等価入力容
量 （コレクタ・エミッタ間電圧の関数・素子固有） Vth1:IGBT11のスレッシュホールド電圧 （素子固有の値） Vth2:IGBT12のスレッシュホールド電圧 （素子固有の値） とした場合、 抵抗22の抵抗値R2に対して、抵抗21の抵抗値R1′は次
のようにして定められる。
値を定める計算例を以下に定める。第２図の構成におい
て、 Cie1（υCE）:IGBT11のゲート・エミッタ間等価入力容
量 （コレクタ・エミッタ間電圧の関数，素子固有） Cie2（υCE）:IGBT12のゲート・エミッタ間等価入力容
量 （コレクタ・エミッタ間電圧の関数・素子固有） Vth1:IGBT11のスレッシュホールド電圧 （素子固有の値） Vth2:IGBT12のスレッシュホールド電圧 （素子固有の値） とした場合、 抵抗22の抵抗値R2に対して、抵抗21の抵抗値R1′は次
のようにして定められる。
この式が導かれるのは次の理由による。
まず、 IGBT11に各々のゲート・エミッタ間電圧は次式で示さ
れる。
れる。
ここでIGBT11,12が各々のスレシュホールド電圧レベ
ルに達する時刻をt1,t2とすると、 上記（３），（４）式を各々t1,t2について解くと、 となり、上記t1,t2の差がターンオン時の電流不平衡の
原因となる。したがってIGBT11について、時刻t2でスレ
ッシュホールド電圧Vth1に達する様、抵抗R1をR1′に変
更する。
ルに達する時刻をt1,t2とすると、 上記（３），（４）式を各々t1,t2について解くと、 となり、上記t1,t2の差がターンオン時の電流不平衡の
原因となる。したがってIGBT11について、時刻t2でスレ
ッシュホールド電圧Vth1に達する様、抵抗R1をR1′に変
更する。
即ち、（５）式において、 が成立するようなR1′を選定する。
また、（６），（５）′式より と関係づけられる。
このようにして抵抗21,22の値を定めると、各IGBT11,
12は同じにターン・オンすることになる。
12は同じにターン・オンすることになる。
第３図は、上記第２図の二並列接続体をゲート駆動回
路で開閉する際、入力容量31,32の充放電の要旨を等価
回路で示したものである。ターンオン時、入力容量31,3
2は電圧源VGGから抵抗21,22を介して充電され、ターン
オフ時は−VGGより放電、逆充電される。
路で開閉する際、入力容量31,32の充放電の要旨を等価
回路で示したものである。ターンオン時、入力容量31,3
2は電圧源VGGから抵抗21,22を介して充電され、ターン
オフ時は−VGGより放電、逆充電される。
各IGBT11,12が同じにターン・オンする様子をさらに
詳述する。まず、第４図は、抵抗21,22の値を任意、す
なわち、本発明を適用しないで、ゲート駆動回路で前記
二並列接続体をターンオンさせた時のゲート、エミッタ
間電圧υGEの時間変化を示したものである。電流クラス
の小さい素子11は入力容量31の値が小さく、ゲート、エ
ミッタ間電圧υGEは時刻t1でスレッシュホールド電圧レ
ベルVth1に到達しターンオンする。一方電流クラスの大
きい素子12は入力容量32の値が大きく、時刻t2でスレッ
シュホールド電圧レベルVth2に到達しターンオンする。
即ち、両者がターンオンする時点にt2−t1の差が生じ、
先にターンオンする素子に主電流が集中する結果とな
る。
詳述する。まず、第４図は、抵抗21,22の値を任意、す
なわち、本発明を適用しないで、ゲート駆動回路で前記
二並列接続体をターンオンさせた時のゲート、エミッタ
間電圧υGEの時間変化を示したものである。電流クラス
の小さい素子11は入力容量31の値が小さく、ゲート、エ
ミッタ間電圧υGEは時刻t1でスレッシュホールド電圧レ
ベルVth1に到達しターンオンする。一方電流クラスの大
きい素子12は入力容量32の値が大きく、時刻t2でスレッ
シュホールド電圧レベルVth2に到達しターンオンする。
即ち、両者がターンオンする時点にt2−t1の差が生じ、
先にターンオンする素子に主電流が集中する結果とな
る。
第５図は本発明を適用し、ゲート駆動回路で前記並列
接続体をターンオンさせた時のゲート、エミッタ間電圧
υGEの時間変化を示したものである。即ち、今回は電流
クラスの小さい素子11に接続される抵抗21を調整し、ス
レッシュホールド電圧レベルVth1に到達する時刻をt2に
なるようにした。その結果、両者がターンオン時刻はt2
で一致し、主電流が一方に集中することはない。
接続体をターンオンさせた時のゲート、エミッタ間電圧
υGEの時間変化を示したものである。即ち、今回は電流
クラスの小さい素子11に接続される抵抗21を調整し、ス
レッシュホールド電圧レベルVth1に到達する時刻をt2に
なるようにした。その結果、両者がターンオン時刻はt2
で一致し、主電流が一方に集中することはない。
上述の説明は、ターン・オンについて説明したもので
あるが、ターン・オフの場合もまったく同様の作用でス
イッチング過渡時の電流不平衡を緩和できることはいう
までもない。
あるが、ターン・オフの場合もまったく同様の作用でス
イッチング過渡時の電流不平衡を緩和できることはいう
までもない。
ここで、前述の抵抗21を計算で算出した値に定める方
法について説明する。
法について説明する。
まず各々の素子単独でのスレッシュホールド電圧及び
入力ダイナミック特性（時間対ゲート、エミッタ間電
圧）を測定し、スレッシュホールド電圧レベルに到達す
るまでの時間t1,t2を知る。t1,t2のどちらかに一致する
よう抵抗21又は抵抗22の値を選択する。
入力ダイナミック特性（時間対ゲート、エミッタ間電
圧）を測定し、スレッシュホールド電圧レベルに到達す
るまでの時間t1,t2を知る。t1,t2のどちらかに一致する
よう抵抗21又は抵抗22の値を選択する。
同一電流クラスでスレッシュホールド電圧が異なる場
合（製作上のバラツキによるもの）は、ゲート抵抗値の
微調が必要でありチップ抵抗のトリミング等の手法を用
いる。以上の説明は二並列接続を例にしたが三並列接続
以上にも全く同様に展開できることはいうまでもない。
合（製作上のバラツキによるもの）は、ゲート抵抗値の
微調が必要でありチップ抵抗のトリミング等の手法を用
いる。以上の説明は二並列接続を例にしたが三並列接続
以上にも全く同様に展開できることはいうまでもない。
なお、このように構成すれば、定格電流の相違に関わ
らず、本発明を適用することができる。
らず、本発明を適用することができる。
このように構成された半導体装置の並列接続体によれ
ば、各素子においてそのスレッショルド電圧にばらつき
が生じていても、各ゲートに接続された抵抗値によっ
て、各ゲート電圧がスレッショルド電圧レベルに到達す
るまでの時間を等しくすることができる。このため、並
列接続体からなる各半導体装置は、ほぼ同時刻にターン
オンまたはターンオフすることになり、特定の素子に電
流が集中されることなく、等分化して流れることにな
る。よって、特定の半導体装置を破壊に至らしめるとい
うようなことはなくなる。
ば、各素子においてそのスレッショルド電圧にばらつき
が生じていても、各ゲートに接続された抵抗値によっ
て、各ゲート電圧がスレッショルド電圧レベルに到達す
るまでの時間を等しくすることができる。このため、並
列接続体からなる各半導体装置は、ほぼ同時刻にターン
オンまたはターンオフすることになり、特定の素子に電
流が集中されることなく、等分化して流れることにな
る。よって、特定の半導体装置を破壊に至らしめるとい
うようなことはなくなる。
また、本願発明によれば、接続すべき各外部抵抗の抵
抗値を予め計算により求めることができるので、抵抗素
子として可変抵抗を用いる必要がなく、各トランジスタ
のオンオフタイミング調整のために、可変抵抗の抵抗値
を調節する操作が不要である。
抗値を予め計算により求めることができるので、抵抗素
子として可変抵抗を用いる必要がなく、各トランジスタ
のオンオフタイミング調整のために、可変抵抗の抵抗値
を調節する操作が不要である。
第１図は本発明による半導体装置の並列接続体の一実施
例を示す回路構成図、第２図は本発明をIGBTの二並列接
続体に適用する場合の回路構成図、第３図は第２図のゲ
ート、エミッタ部の等価回路部、第４図は第２図におい
て本発明適用しない場合の各々のゲート、エミッタ間電
圧の時間変化図を示すグラフ、第５図は第２図において
本発明適用した場合の各々のゲート、エミッタ間電圧の
時間変化図を示す図である。 １……IGBT、２……抵抗、３……等価入力容量、４……
ゲート駆動回路、21,22……抵抗、31,32……等価入力容
量。
例を示す回路構成図、第２図は本発明をIGBTの二並列接
続体に適用する場合の回路構成図、第３図は第２図のゲ
ート、エミッタ部の等価回路部、第４図は第２図におい
て本発明適用しない場合の各々のゲート、エミッタ間電
圧の時間変化図を示すグラフ、第５図は第２図において
本発明適用した場合の各々のゲート、エミッタ間電圧の
時間変化図を示す図である。 １……IGBT、２……抵抗、３……等価入力容量、４……
ゲート駆動回路、21,22……抵抗、31,32……等価入力容
量。
Claims (1)
- 【請求項１】ゲート電圧のスレッショルド電圧が異なる
第１のIGBT及び第２のIGBTを並列接続してなる半導体装
置の並列接続体において、 IGBTの制御信号源と各IGBTのゲートの間に、それぞれ外
部抵抗を設けた回路構成とすると共に、 第１のIGBTの前記外部抵抗をR1、第２のIGBTの外部抵抗
をR2、第１のIGBTのゲート・エミッタ間等価入力容量を
Cie1、第２のIGBTのゲート・エミッタ間等価入力容量を
Cie2、第１のIGBTのスレッショルド電圧をVth1、第２の
IGBTのスレッショルド電圧をVth2、ゲートに印加される
電圧をVGGとする場合、 という関係が成り立つことを特徴とする半導体装置の並
列接続体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080388A JP2608451B2 (ja) | 1988-04-01 | 1988-04-01 | 半導体装置の並列接続体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080388A JP2608451B2 (ja) | 1988-04-01 | 1988-04-01 | 半導体装置の並列接続体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01253312A JPH01253312A (ja) | 1989-10-09 |
| JP2608451B2 true JP2608451B2 (ja) | 1997-05-07 |
Family
ID=13716904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63080388A Expired - Lifetime JP2608451B2 (ja) | 1988-04-01 | 1988-04-01 | 半導体装置の並列接続体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2608451B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543688A (en) * | 1978-09-22 | 1980-03-27 | Fujitsu Ltd | Fourier conversion device |
-
1988
- 1988-04-01 JP JP63080388A patent/JP2608451B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01253312A (ja) | 1989-10-09 |
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