JP2597484B2 - データ転送方式 - Google Patents
データ転送方式Info
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- JP2597484B2 JP2597484B2 JP62173356A JP17335687A JP2597484B2 JP 2597484 B2 JP2597484 B2 JP 2597484B2 JP 62173356 A JP62173356 A JP 62173356A JP 17335687 A JP17335687 A JP 17335687A JP 2597484 B2 JP2597484 B2 JP 2597484B2
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- Japan
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- bus
- address
- parity
- data
- byte
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- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 〔概要〕 共通バス上を流れるデータのうち有効バイトのデータ
についてのみパリティ・チェックを行うようにしたデー
タ転送方式に関し、 共通バス上における使用しないバイトのパリティを簡
単に無効化できるデータ転送方式を提供することを目的
とし、 アドレス情報とデータ情報を時分割に転送する共通バ
スと、共通バスに接続されたプロセッサと、共通バスに
接続されたメモリと、共通バスに接続された装置と、共
通バスに接続されたパリティ・チェック回路とを具備
し、パリティ・チェック回路は、アドレス情報送出時に
アドレス情報の一部のビット群をラッチし、その情報に
よってデータ転送時にバスの有効データ部分のみのパリ
ティをチェックするように構成されている。
についてのみパリティ・チェックを行うようにしたデー
タ転送方式に関し、 共通バス上における使用しないバイトのパリティを簡
単に無効化できるデータ転送方式を提供することを目的
とし、 アドレス情報とデータ情報を時分割に転送する共通バ
スと、共通バスに接続されたプロセッサと、共通バスに
接続されたメモリと、共通バスに接続された装置と、共
通バスに接続されたパリティ・チェック回路とを具備
し、パリティ・チェック回路は、アドレス情報送出時に
アドレス情報の一部のビット群をラッチし、その情報に
よってデータ転送時にバスの有効データ部分のみのパリ
ティをチェックするように構成されている。
本発明は、共通バス上のデータのうち有効バイトのデ
ータについてのみパリティ・チェックを行うようにした
データ転送方式に関するものである。
ータについてのみパリティ・チェックを行うようにした
データ転送方式に関するものである。
共通バスを使用するデータ処理装置において、例えば
４バイトのデータバスでそれぞれのバイトに対してパリ
ティ・ビットを持っている場合、プロセッサが共通バス
に接続されている他の装置の１バイト幅または２バイト
幅のレジスタをリードする時、使用しないバイトのパリ
ティの扱いを考慮しなければならない。従来の方法とし
ては、 （ａ） リードされる装置側が使用しないバイトのパリ
ティも保証して送出する。
４バイトのデータバスでそれぞれのバイトに対してパリ
ティ・ビットを持っている場合、プロセッサが共通バス
に接続されている他の装置の１バイト幅または２バイト
幅のレジスタをリードする時、使用しないバイトのパリ
ティの扱いを考慮しなければならない。従来の方法とし
ては、 （ａ） リードされる装置側が使用しないバイトのパリ
ティも保証して送出する。
（ｂ） アクセスするプロセッサがバイト信号，ワード
信号またはParity Valid（パリティ有効）信号などを利
用して、装置側がパリティの保証できないようなバイト
はパリティ・チェック回路でパリティ・チェックをしな
いようにする。
信号またはParity Valid（パリティ有効）信号などを利
用して、装置側がパリティの保証できないようなバイト
はパリティ・チェック回路でパリティ・チェックをしな
いようにする。
などの方法が知られている。
上記（ａ）の方法を採用した場合、装置側のハード量
が増加すると言う欠点が生じる。また、上記（ｂ）の方
法を採用した場合、レジスタ・リード命令を発行するプ
ロセッサからパリティ・チェック回路部に対して上記パ
リティ無効化信号を送出しなければならないと言う欠点
が生ずる。
が増加すると言う欠点が生じる。また、上記（ｂ）の方
法を採用した場合、レジスタ・リード命令を発行するプ
ロセッサからパリティ・チェック回路部に対して上記パ
リティ無効化信号を送出しなければならないと言う欠点
が生ずる。
本発明は、この点に鑑みて創作されたものであって、
共通バス上の使用しないバイトのパリティを簡単に無効
化できるデータ転送方式を提供することを目的としてい
る。
共通バス上の使用しないバイトのパリティを簡単に無効
化できるデータ転送方式を提供することを目的としてい
る。
第１図は本発明の原理図である。本発明のデータ転送
方式は、アドレス情報とデータ情報を転送するバスと、
前記バスに接続されたプロセッサと、前記バスに接続さ
れたメモリと、前記バスに接続された装置と、前記バス
に接続されたパリティ・チェック回路とを具備してい
る。プロセッサは、前記装置内のデータ情報記憶部をア
クセスする場合、そのデータ情報記憶部の有効記憶領域
に対応するバスの有効データ部分を示す情報を、アドレ
ス情報送出時に、該アドレス情報の一部のビット群を用
いて前記バスに送出する。パリティ・チェック回路は、
アドレス情報送出時にアドレス情報の前記一部のビット
群の情報を取り込み、取り込んだビット群の情報を用い
て、データ転送時にバスの有効部分のみのパリティ・エ
ラーをチェックする。
方式は、アドレス情報とデータ情報を転送するバスと、
前記バスに接続されたプロセッサと、前記バスに接続さ
れたメモリと、前記バスに接続された装置と、前記バス
に接続されたパリティ・チェック回路とを具備してい
る。プロセッサは、前記装置内のデータ情報記憶部をア
クセスする場合、そのデータ情報記憶部の有効記憶領域
に対応するバスの有効データ部分を示す情報を、アドレ
ス情報送出時に、該アドレス情報の一部のビット群を用
いて前記バスに送出する。パリティ・チェック回路は、
アドレス情報送出時にアドレス情報の前記一部のビット
群の情報を取り込み、取り込んだビット群の情報を用い
て、データ転送時にバスの有効部分のみのパリティ・エ
ラーをチェックする。
プロセッサは、装置内のデータ情報記憶部をアクセス
するときに、そのデータ情報記憶部の有効記憶領域に対
応するバスの有効データ部分を示す情報を，アドレス情
報送出時に，アドレス情報の一部のビット群を用いて送
出する。例えば、上記アドレス情報の一部のビット群が
「00」の場合はバスの第１バイトないし第４バイトの部
分が有効であり、「10」の場合はバスの第３バイトと第
４バイトの部分が有効であり、「11」の場合は第４バイ
トの部分が有効である。パリティ・チェック回路は、例
えば上記アドレス情報の一部のビット群が「11」の場合
には、データ転送時にバスの第４バイト部分についての
みパリティ・チェックを行う。
するときに、そのデータ情報記憶部の有効記憶領域に対
応するバスの有効データ部分を示す情報を，アドレス情
報送出時に，アドレス情報の一部のビット群を用いて送
出する。例えば、上記アドレス情報の一部のビット群が
「00」の場合はバスの第１バイトないし第４バイトの部
分が有効であり、「10」の場合はバスの第３バイトと第
４バイトの部分が有効であり、「11」の場合は第４バイ
トの部分が有効である。パリティ・チェック回路は、例
えば上記アドレス情報の一部のビット群が「11」の場合
には、データ転送時にバスの第４バイト部分についての
みパリティ・チェックを行う。
第２図は本発明が適用されるシステムの１例を示すブ
ロック図である。同図において、１ないし３は装置、４
はプロセッサ、５はメモリ、６はパリティ・チェック回
路、７は共通バス、R4は４バイト幅のレジスタ、R2は２
バイト幅のレジスタ、R1は１バイト幅のレジスタをそれ
ぞれ示している。共通バス７はアドレス情報とデータ情
報を時分割で転送する同期式共通バスであり、32ビット
＋４パリティのものである。共通バス７に対して、装置
１ないし3,プロセッサ4,メモリ５及びパリティ・チェッ
ク回路６が接続されている。図示の例では、装置１は４
バイトのレジスタR4を有しており、装置２は２バイトの
レジスタR2を有しており、装置３は１バイトのレジスタ
を有している。メモリ５は４バイト単位でアクセスされ
る。アクセスすべき装置に送出するバイト・アドレスの
下位２ビットはパリティ・チェック回路６でラッチされ
る。パリティ・チェック回路６は、バイト・アドレスの
下位２ビットにより、共通バスを流れるデータの何れの
バイトが有効であるかを認識し、有効なバイトのデータ
についてのみパリティ・チェックを行う。パリティ・チ
ェック回路６によって検出されるパリティ・エラー信号
はプロセッサ４に送られる。
ロック図である。同図において、１ないし３は装置、４
はプロセッサ、５はメモリ、６はパリティ・チェック回
路、７は共通バス、R4は４バイト幅のレジスタ、R2は２
バイト幅のレジスタ、R1は１バイト幅のレジスタをそれ
ぞれ示している。共通バス７はアドレス情報とデータ情
報を時分割で転送する同期式共通バスであり、32ビット
＋４パリティのものである。共通バス７に対して、装置
１ないし3,プロセッサ4,メモリ５及びパリティ・チェッ
ク回路６が接続されている。図示の例では、装置１は４
バイトのレジスタR4を有しており、装置２は２バイトの
レジスタR2を有しており、装置３は１バイトのレジスタ
を有している。メモリ５は４バイト単位でアクセスされ
る。アクセスすべき装置に送出するバイト・アドレスの
下位２ビットはパリティ・チェック回路６でラッチされ
る。パリティ・チェック回路６は、バイト・アドレスの
下位２ビットにより、共通バスを流れるデータの何れの
バイトが有効であるかを認識し、有効なバイトのデータ
についてのみパリティ・チェックを行う。パリティ・チ
ェック回路６によって検出されるパリティ・エラー信号
はプロセッサ４に送られる。
第４図は本発明によるアドレスの下位２ビットとバス
の有効バイトとの関係を示す図である。同図に示すよう
に、４バイト幅の共通バスに接続されている装置のレジ
スタのアドレス割付けを次のようにする。
の有効バイトとの関係を示す図である。同図に示すよう
に、４バイト幅の共通バスに接続されている装置のレジ
スタのアドレス割付けを次のようにする。
４バイト幅のレジスタ：アドレスの下位２ビット＝（0,
0） ２バイト幅のレジスタ：アドレスの下位２ビット＝（1,
0） １バイト幅のレジスタ：アドレスの下位２ビット＝（1,
1） ここで注意すべきことは、従来技術では４バイト幅の
レジスタをアクセスする時は、アドレスの下位２ビット
は無視されるので、この２ビットは不定の値でもよかっ
たのであるが、本発明の実施例においては（0,0）と規
定することにより、４バイトのデータが有効であること
を表現する。同様に２バイト幅のレジスタをアクセスす
る時も、従来技術ではアドレスの下位１ビットは不定で
もよかったが、本発明の実施例においては（1,0）と規
定することにより、２バイトのデータが有効であること
を表現する。このように規定した下位２ビットをパリテ
ィ・チェック回路６でラッチすることにより、有効なバ
イトのみのパリティ・チェックを行う。なお、メモリを
アクセスする場合、アドレスの下位２ビットが（0,0）
とされたメモリ・アドレスが共通バス７に送出される。
0） ２バイト幅のレジスタ：アドレスの下位２ビット＝（1,
0） １バイト幅のレジスタ：アドレスの下位２ビット＝（1,
1） ここで注意すべきことは、従来技術では４バイト幅の
レジスタをアクセスする時は、アドレスの下位２ビット
は無視されるので、この２ビットは不定の値でもよかっ
たのであるが、本発明の実施例においては（0,0）と規
定することにより、４バイトのデータが有効であること
を表現する。同様に２バイト幅のレジスタをアクセスす
る時も、従来技術ではアドレスの下位１ビットは不定で
もよかったが、本発明の実施例においては（1,0）と規
定することにより、２バイトのデータが有効であること
を表現する。このように規定した下位２ビットをパリテ
ィ・チェック回路６でラッチすることにより、有効なバ
イトのみのパリティ・チェックを行う。なお、メモリを
アクセスする場合、アドレスの下位２ビットが（0,0）
とされたメモリ・アドレスが共通バス７に送出される。
第３図はバス・サイクルの例を示す図である。同図に
示すように、２サイクルのバス・サイクルのうち、最初
のサイクルでプロセッサ４からアドレスが転送され、各
装置1,2,3でラッチされ、２番目のサイクルでリード／
ライト・データが転送される。この共通バス７にはパリ
ティ・チェック回路６が接続されており、アドレス送出
時およびデータ転送時のそれぞれでパリティ・チェック
を行っている。
示すように、２サイクルのバス・サイクルのうち、最初
のサイクルでプロセッサ４からアドレスが転送され、各
装置1,2,3でラッチされ、２番目のサイクルでリード／
ライト・データが転送される。この共通バス７にはパリ
ティ・チェック回路６が接続されており、アドレス送出
時およびデータ転送時のそれぞれでパリティ・チェック
を行っている。
例えばプロセッサ４が装置３の１バイト・レジスタR1
をリードする時、アドレスの下位２ビットに（1,1）を
送出する。装置３の１バイト・レジスタR1からは、共通
バス４バイトのうちの最下位バイトのみ有効なデータが
送出される。その他のバイトは不定である。パリティ・
チェック回路６は、アドレス送出時に下位２ビットをラ
ッチし、１バイト転送であることを認識し、データ転送
サイクルで最下位バイトについてのみパリティ・チェッ
クを行う。
をリードする時、アドレスの下位２ビットに（1,1）を
送出する。装置３の１バイト・レジスタR1からは、共通
バス４バイトのうちの最下位バイトのみ有効なデータが
送出される。その他のバイトは不定である。パリティ・
チェック回路６は、アドレス送出時に下位２ビットをラ
ッチし、１バイト転送であることを認識し、データ転送
サイクルで最下位バイトについてのみパリティ・チェッ
クを行う。
第５図はパリティ・チェック回路の１実施例のブロッ
ク図である。同図において、８と９はラッチ、10はデコ
ーダ、11ないし14はパリティ・チェッカ、15ないし17は
AND回路、18はOR回路、ASTBはアドレス・ストローブ、D
PERRはデータ・バス・パリティ・エラー、D0ないしD31
はデータ・バス、P0はD0ないしD7の奇数パリティ、P1は
D8ないしD15の奇数パリティ、P2はD16ないしD23の奇数
パリティ、P3はD24ないしD31の奇数パリティをそれぞれ
示す。また、ΣＥからはＡないしＩのうち“1"の数が偶
数ならば“1"が出力される。データD0がLSBであり、デ
ータD31がMSBである。
ク図である。同図において、８と９はラッチ、10はデコ
ーダ、11ないし14はパリティ・チェッカ、15ないし17は
AND回路、18はOR回路、ASTBはアドレス・ストローブ、D
PERRはデータ・バス・パリティ・エラー、D0ないしD31
はデータ・バス、P0はD0ないしD7の奇数パリティ、P1は
D8ないしD15の奇数パリティ、P2はD16ないしD23の奇数
パリティ、P3はD24ないしD31の奇数パリティをそれぞれ
示す。また、ΣＥからはＡないしＩのうち“1"の数が偶
数ならば“1"が出力される。データD0がLSBであり、デ
ータD31がMSBである。
アドレス・ストローブ（第３図のアドレス有効タイミ
ング信号）がオンになると、アドレスのビットA0がラッ
チ８に取り込まれ、ビットA1がラッチ９に取り込まれ
る。ラッチ８と９の内容は、データ転送時にデコーダ10
によってデコードされる。デコーダ10のイネーブル端子
Ｇはデコーダ10をイネーブルにしたり、ディスエーブル
にしたりするためのものである。イネーブル端子Ｇに印
加される信号が高レベルのとき、デコーダ10はイネーブ
ル状態になる。イネーブル状態では、デコーダ10は入力
値に対応する値を出力線上に出力する。このイネーブル
端子Ｇにはデータ有効タイミング信号（第３図参照）が
印加される。なお、ディスエーブル状態では、デコーダ
10の出力Y2,Y3は両方とも１になる。
ング信号）がオンになると、アドレスのビットA0がラッ
チ８に取り込まれ、ビットA1がラッチ９に取り込まれ
る。ラッチ８と９の内容は、データ転送時にデコーダ10
によってデコードされる。デコーダ10のイネーブル端子
Ｇはデコーダ10をイネーブルにしたり、ディスエーブル
にしたりするためのものである。イネーブル端子Ｇに印
加される信号が高レベルのとき、デコーダ10はイネーブ
ル状態になる。イネーブル状態では、デコーダ10は入力
値に対応する値を出力線上に出力する。このイネーブル
端子Ｇにはデータ有効タイミング信号（第３図参照）が
印加される。なお、ディスエーブル状態では、デコーダ
10の出力Y2,Y3は両方とも１になる。
デコーダ10の出力Y2は、アドレスの下位２ビットA0,A
1が（1,0）の場合に論理「０」になり、その他の場合に
は論理「１」になる。なお、低レベルが論理「０」であ
る。デコーダ10の出力Y3は、アドレスの下位２ビットA
0,A1が（1,1）の場合に論理「０」になり、その他の場
合には論理「１」になる。
1が（1,0）の場合に論理「０」になり、その他の場合に
は論理「１」になる。なお、低レベルが論理「０」であ
る。デコーダ10の出力Y3は、アドレスの下位２ビットA
0,A1が（1,1）の場合に論理「０」になり、その他の場
合には論理「１」になる。
デコーダ10の出力Y2が論理「０」で出力Y3が論理
「１」の場合には、パリティ・チェッカ11の出力はOR回
路18の第１番目の入力端子に入力され、パリティ・チェ
ッカ12の出力はAND回路15を経由してOR回路18の第２番
目の入力端子に入力される。パリティ・チェッカ13と14
の出力はOR回路18に入力されない。
「１」の場合には、パリティ・チェッカ11の出力はOR回
路18の第１番目の入力端子に入力され、パリティ・チェ
ッカ12の出力はAND回路15を経由してOR回路18の第２番
目の入力端子に入力される。パリティ・チェッカ13と14
の出力はOR回路18に入力されない。
デコーダの出力Y2が論理「１」で出力Y3が論理「０」
の場合には、パリィ・チェッカ11の出力が0R回路18に入
力され、その他のパリティ・チェッカ12ないし14の出力
はOR回路18に入力されない。
の場合には、パリィ・チェッカ11の出力が0R回路18に入
力され、その他のパリティ・チェッカ12ないし14の出力
はOR回路18に入力されない。
デコーダ10の出力Y2とY3が両方とも論理「１」の場合
にはパリティ・チェッカ11ないし14の出力が全てOR回路
18に入力される。
にはパリティ・チェッカ11ないし14の出力が全てOR回路
18に入力される。
メモリをアクセスするアドレスと、装置を識別するア
ドレスと、装置内のレジスタをアクセスするアドレスと
の関係について説明する。
ドレスと、装置内のレジスタをアクセスするアドレスと
の関係について説明する。
例えば、０〜232−１番地のアドレス空間のうち、０
番地からN1−１番地までの領域A0はメモリ５に割り当て
られ、N1番地からN2−１番地までの領域A1は装置１に割
り当てられ、N2番地からN3−１番地までの領域A2は装置
２に割り当てられ、N3番地からN4−１番地までの領域A3
は装置３に割り当てられている。
番地からN1−１番地までの領域A0はメモリ５に割り当て
られ、N1番地からN2−１番地までの領域A1は装置１に割
り当てられ、N2番地からN3−１番地までの領域A2は装置
２に割り当てられ、N3番地からN4−１番地までの領域A3
は装置３に割り当てられている。
装置１内の部品に対しては、領域A1内のアドレスが割
り当てられる。部品が４バイト幅のレジスタである場合
には下位２ビットが（0,0）のアドレスが割り当てら
れ、部品が２バイト幅のレジスタである場合には下位２
ビットが（1,0）のアドレスが割り当てられ、部品が１
バイト幅のレジスタである場合には下位２ビットが（1,
1）のアドレスが割り当てられる。装置2,3の部品に対す
るアドレス割当も同様な方法で行われる。
り当てられる。部品が４バイト幅のレジスタである場合
には下位２ビットが（0,0）のアドレスが割り当てら
れ、部品が２バイト幅のレジスタである場合には下位２
ビットが（1,0）のアドレスが割り当てられ、部品が１
バイト幅のレジスタである場合には下位２ビットが（1,
1）のアドレスが割り当てられる。装置2,3の部品に対す
るアドレス割当も同様な方法で行われる。
従来技術においては例えば４バイト幅のバスの１バイ
トのみを使用するデータ転送でもパリティ保証のため他
の３バイトへ有効データを送出するハードウェアが装置
側に必要であったが、本発明によれば、このようなハー
ドウェアが不必要となる。また、バイト信号やワード信
号などによりバスの有効部分を示していた従来例に比べ
て、これらの信号の機能をアドレスの一部で代用してい
ので、信号線数を削減できると言う効果が得られる。
トのみを使用するデータ転送でもパリティ保証のため他
の３バイトへ有効データを送出するハードウェアが装置
側に必要であったが、本発明によれば、このようなハー
ドウェアが不必要となる。また、バイト信号やワード信
号などによりバスの有効部分を示していた従来例に比べ
て、これらの信号の機能をアドレスの一部で代用してい
ので、信号線数を削減できると言う効果が得られる。
第１図は本発明の原理図、第２図は本発明が適用される
システムの例を示す図、第３図はバス・サイクルの例を
示す図、第４図は本発明によるアドレス下位２ビットと
バスの有効バイトとの関係を示す図、第５図は本発明の
パリティ・チェック回路の１実施例のブロック図であ
る。 １ないし３……装置、４……プロセッサ、５……メモ
リ、６……パリティ・チェック回路、７……共通バス、
R4……４バイト幅のレジスタ、R2……２バイト幅のレジ
スタ、R1……１バイト幅のレジスタ、８と９……ラッ
チ、10……デコーダ、11ないし14……パリティ・チェッ
カ、15ないし17……AND回路、18……OR回路。
システムの例を示す図、第３図はバス・サイクルの例を
示す図、第４図は本発明によるアドレス下位２ビットと
バスの有効バイトとの関係を示す図、第５図は本発明の
パリティ・チェック回路の１実施例のブロック図であ
る。 １ないし３……装置、４……プロセッサ、５……メモ
リ、６……パリティ・チェック回路、７……共通バス、
R4……４バイト幅のレジスタ、R2……２バイト幅のレジ
スタ、R1……１バイト幅のレジスタ、８と９……ラッ
チ、10……デコーダ、11ないし14……パリティ・チェッ
カ、15ないし17……AND回路、18……OR回路。
Claims (1)
- 【請求項１】アドレス情報とデータ情報を転送するバス
と、 前記バスに接続されたプロセッサと、 前記バスに接続されたメモリと、 前記バスに接続された装置と、 前記バスに接続されたパリティ・チェック回路と を具備し、 プロセッサは、前記装置内のデータ情報記憶部をアクセ
スする場合、そのデータ情報記憶部の有効記憶領域に対
応するバスの有効データ部分を示す情報を、アドレス情
報送出時に、該アドレス情報の一部のビット群を用いて
前記バスに送出し、 パリティ・チェック回路は、アドレス情報送出時にアド
レス情報の前記一部のビット群の情報を取り込み、取り
込んだビット群の情報を用いて、データ転送時にバスの
有効部分のみのパリティ・エラーをチェックする ことを特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62173356A JP2597484B2 (ja) | 1987-07-11 | 1987-07-11 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62173356A JP2597484B2 (ja) | 1987-07-11 | 1987-07-11 | データ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6417131A JPS6417131A (en) | 1989-01-20 |
| JP2597484B2 true JP2597484B2 (ja) | 1997-04-09 |
Family
ID=15958890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62173356A Expired - Lifetime JP2597484B2 (ja) | 1987-07-11 | 1987-07-11 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2597484B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6296744U (ja) * | 1985-12-05 | 1987-06-20 |
-
1987
- 1987-07-11 JP JP62173356A patent/JP2597484B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6417131A (en) | 1989-01-20 |
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