JP2587686Y2 - バッファ増幅器 - Google Patents
バッファ増幅器Info
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- JP2587686Y2 JP2587686Y2 JP1992086463U JP8646392U JP2587686Y2 JP 2587686 Y2 JP2587686 Y2 JP 2587686Y2 JP 1992086463 U JP1992086463 U JP 1992086463U JP 8646392 U JP8646392 U JP 8646392U JP 2587686 Y2 JP2587686 Y2 JP 2587686Y2
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- transistors
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Description
【０００１】
【産業上の利用分野】この考案は例えばＩＣ試験装置に
おいて被試験素子から信号を取込むために用いることが
できるバッファ増幅器に関する。
おいて被試験素子から信号を取込むために用いることが
できるバッファ増幅器に関する。
【０００２】
【従来の技術】図３に従来のバッファ増幅器を示す。図
中１０は被試験ＩＣ、２０はバッファ増幅器、３０は論
理比較器を示す。被試験ＩＣ１０は例えばメモリのよう
なディジタル回路素子であるものとする。従ってその出
力信号はＨ論理かＬ論理の何れかをとる論理信号であ
る。この論理信号は高入力インピーダンスのバッファ増
幅器２０に取込まれ、バッファ増幅器２０で低インピー
ダンスにインピーダンス変換されて論理比較器３０に与
えられる。
中１０は被試験ＩＣ、２０はバッファ増幅器、３０は論
理比較器を示す。被試験ＩＣ１０は例えばメモリのよう
なディジタル回路素子であるものとする。従ってその出
力信号はＨ論理かＬ論理の何れかをとる論理信号であ
る。この論理信号は高入力インピーダンスのバッファ増
幅器２０に取込まれ、バッファ増幅器２０で低インピー
ダンスにインピーダンス変換されて論理比較器３０に与
えられる。
【０００３】論理比較器３０ではＨ論理であることを判
定するための基準電圧ＶoHと、Ｌ論理であることを判定
するための基準電圧ＶoLとを有し、バッファ増幅器２０
から与えられる論理信号の論理が正規のレベルを持つＨ
論理であるか、Ｌ論理であるかを判定する。バッファ増
幅器２０は初段にソースフォロワ接続された高入力イン
ピーダンスを持つ電界効果トランジスタＦＥＴが用いら
れ、次段には相補接続された一対の増幅素子つまりトラ
ンジスタＱ1 とＱ2 が接続される。相補接続されたトラ
ンジスタＱ1 とＱ2 のエミッタ共通接続点から出力端子
ＴOUT が導出される。
定するための基準電圧ＶoHと、Ｌ論理であることを判定
するための基準電圧ＶoLとを有し、バッファ増幅器２０
から与えられる論理信号の論理が正規のレベルを持つＨ
論理であるか、Ｌ論理であるかを判定する。バッファ増
幅器２０は初段にソースフォロワ接続された高入力イン
ピーダンスを持つ電界効果トランジスタＦＥＴが用いら
れ、次段には相補接続された一対の増幅素子つまりトラ
ンジスタＱ1 とＱ2 が接続される。相補接続されたトラ
ンジスタＱ1 とＱ2 のエミッタ共通接続点から出力端子
ＴOUT が導出される。
【０００４】ここでバッファ増幅器２０にはドリフト補
正回路２１が設けられている。このドリフト補正回路２
１はトランジスタＱ1 の入力電圧と出力電圧の差を取出
す演算増幅器Ｕ１と、この演算増幅器Ｕ１の出力側に接
続されたトランジスタ２２と、このトランジスタ２２に
よって出力端子ＴOUT に出力される電流量を制御し、出
力端子ＴOUT に出力される電圧値のドリフトを補正する
トランジスタ２３とによって構成される。
正回路２１が設けられている。このドリフト補正回路２
１はトランジスタＱ1 の入力電圧と出力電圧の差を取出
す演算増幅器Ｕ１と、この演算増幅器Ｕ１の出力側に接
続されたトランジスタ２２と、このトランジスタ２２に
よって出力端子ＴOUT に出力される電流量を制御し、出
力端子ＴOUT に出力される電圧値のドリフトを補正する
トランジスタ２３とによって構成される。
【０００５】図４に図３に示したバッファ増幅器２０の
各部の電圧波形を示す。入力信号Ｖ iN に対してトランジ
スタＱ 1 とＱ 2 の各ベース電位は電界効果トランジスタ
ＦＥＴがソースフォロワとして動作するから図４に
Ｖ A ，Ｖ B で示すように入力信号Ｖ iN と同位相で変化す
る。Ｖ A とＶ B は定電圧発生回路２４により一定の電圧
Ｖ AB を保持して変化する。
各部の電圧波形を示す。入力信号Ｖ iN に対してトランジ
スタＱ 1 とＱ 2 の各ベース電位は電界効果トランジスタ
ＦＥＴがソースフォロワとして動作するから図４に
Ｖ A ，Ｖ B で示すように入力信号Ｖ iN と同位相で変化す
る。Ｖ A とＶ B は定電圧発生回路２４により一定の電圧
Ｖ AB を保持して変化する。
【０００６】トランジスタＱ 1 とＱ 2 の各エミッタの電
位Ｖ C とＶ D はベース電位Ｖ A とＶ B から各トランジス
タＱ 1 とＱ 2 のベース・エミッタ間の電圧Ｖ BE （０．３
Ｖ）だけ離れてＶ A とＶ B に追従して変化する。出力電
圧Ｖ O は抵抗分割回路によってＶ C とＶ D のほぼ中間の
電位で出力される。 電源電圧を＋Ｖ DD 、−Ｖ DD とする
と、トランジスタＱ 1 とＱ 2 の各コレクタとエミッタ間
の電圧Ｖ EC1 とＶ EC2 は図４に示すように＋Ｖ DD とＶ C
間及び−Ｖ DD とＶ D 間で表わされる。
位Ｖ C とＶ D はベース電位Ｖ A とＶ B から各トランジス
タＱ 1 とＱ 2 のベース・エミッタ間の電圧Ｖ BE （０．３
Ｖ）だけ離れてＶ A とＶ B に追従して変化する。出力電
圧Ｖ O は抵抗分割回路によってＶ C とＶ D のほぼ中間の
電位で出力される。 電源電圧を＋Ｖ DD 、−Ｖ DD とする
と、トランジスタＱ 1 とＱ 2 の各コレクタとエミッタ間
の電圧Ｖ EC1 とＶ EC2 は図４に示すように＋Ｖ DD とＶ C
間及び−Ｖ DD とＶ D 間で表わされる。
【０００７】このように、従来はトランジスタＱ 1 とＱ
2 のエミッタ・コレクタ間に掛る電圧Ｖ EC1 とＶ EC2 は
入力信号Ｖ iN の論理値（ＨかＬ）によって大きく変動す
るから各トランジスタＱ 1 とＱ 2 の電力消費量も変動
し、発熱量も変化する。 この結果、図５に示すように、
出力電圧Ｖ O が規定値Ｖ OH より大きく上昇する現象Ｖ DF
（ドリフト現象）が発生する不都合が生じる。このドリ
フトＶ DF が発生したまま使用したとすると、図５Ａに示
す場合は出力信号Ｖ O は本来Ｈ論理レベルＶ OH に達して
いるから論理比較器３０は誤まった判定を下すおそれは
ないが、図５Ｂに示すように、規定値Ｖ OH に達していな
いにも係わらず、ドリフトＶ DF が規定値Ｖ OH を越えてい
ることから正常にＨ論理に達したと誤まった判定を下す
おそれがある。
2 のエミッタ・コレクタ間に掛る電圧Ｖ EC1 とＶ EC2 は
入力信号Ｖ iN の論理値（ＨかＬ）によって大きく変動す
るから各トランジスタＱ 1 とＱ 2 の電力消費量も変動
し、発熱量も変化する。 この結果、図５に示すように、
出力電圧Ｖ O が規定値Ｖ OH より大きく上昇する現象Ｖ DF
（ドリフト現象）が発生する不都合が生じる。このドリ
フトＶ DF が発生したまま使用したとすると、図５Ａに示
す場合は出力信号Ｖ O は本来Ｈ論理レベルＶ OH に達して
いるから論理比較器３０は誤まった判定を下すおそれは
ないが、図５Ｂに示すように、規定値Ｖ OH に達していな
いにも係わらず、ドリフトＶ DF が規定値Ｖ OH を越えてい
ることから正常にＨ論理に達したと誤まった判定を下す
おそれがある。
【０００８】この不都合を解消すべくドリフト補正回路
２１を付設し、出力電圧Ｖ O が上昇したことを演算増幅
器Ｕ１で検出し、その検出出力をトランジスタ２３に伝
達し、トランジスタ２３に流れる電流を増加させる方向
に制御して出力電圧Ｖ O の上昇を抑えるように制御して
いる。
２１を付設し、出力電圧Ｖ O が上昇したことを演算増幅
器Ｕ１で検出し、その検出出力をトランジスタ２３に伝
達し、トランジスタ２３に流れる電流を増加させる方向
に制御して出力電圧Ｖ O の上昇を抑えるように制御して
いる。
【０００９】
【考案が解決しようとする課題】ドリフト補正回路２１
によって熱ドリフトを抑制する動作を行なっているが、
演算増幅器Ｕ１は比較的応答が遅い欠点がある。被試験
ＩＣ１０の動作速度が遅い場合には演算増幅器Ｕ１の応
答遅れ時間τ（図３Ｃ）が占める割合が小さいから特に
問題なく、熱ドリフトの影響を除去することができた。
によって熱ドリフトを抑制する動作を行なっているが、
演算増幅器Ｕ１は比較的応答が遅い欠点がある。被試験
ＩＣ１０の動作速度が遅い場合には演算増幅器Ｕ１の応
答遅れ時間τ（図３Ｃ）が占める割合が小さいから特に
問題なく、熱ドリフトの影響を除去することができた。
【００１０】然し乍ら、被試験ＩＣ１０の動作速度が速
くなるに従って演算増幅器Ｕ１の遅れ時間τが占める割
合が大きくなり、論理比較器３０における誤動作の要因
となっている。この考案の目的は高速動作が可能なドリ
フト補正回路を提供しようとするものである。
くなるに従って演算増幅器Ｕ１の遅れ時間τが占める割
合が大きくなり、論理比較器３０における誤動作の要因
となっている。この考案の目的は高速動作が可能なドリ
フト補正回路を提供しようとするものである。
【００１１】
【課題を解決するための手段】この考案では相補接続さ
れたトランジスタＱ1 とＱ2 の各コレクタ側にそれぞれ
同一導電型式で同等の動作速度で動作するトランジスタ
を直列接続し、この直列接続したトランジスタにそれぞ
れトランジスタＱ1 ，Ｑ2 と同位相の信号を与え、信号
が入力される毎にトランジスタＱ1 とＱ2 のコレクタ電
圧をこれらトランジスタＱ 1 とＱ 2 のエミッタの電位と
同位相で励振することによりトランジスタＱ1 とＱ2 の
コレクタ−エミッタ間電圧を一定値に維持させる。
れたトランジスタＱ1 とＱ2 の各コレクタ側にそれぞれ
同一導電型式で同等の動作速度で動作するトランジスタ
を直列接続し、この直列接続したトランジスタにそれぞ
れトランジスタＱ1 ，Ｑ2 と同位相の信号を与え、信号
が入力される毎にトランジスタＱ1 とＱ2 のコレクタ電
圧をこれらトランジスタＱ 1 とＱ 2 のエミッタの電位と
同位相で励振することによりトランジスタＱ1 とＱ2 の
コレクタ−エミッタ間電圧を一定値に維持させる。
【００１２】このようにトランジスタＱ1 とＱ2 のコレ
クタ−エミッタ間電圧を一定値に維持させることによ
り、トランジスタＱ1 とＱ2 の各ベース−エミッタ間電
圧も一定値に維持することができ、これらトランジスタ
Ｑ 1 とＱ 2 の電力消費量を一定値に保つことができる。
この結果、熱的なドリフトの発生を抑制することができ
る。この動作はトランジスタ単体の応答速度で動作する
からその時間的な遅れはわずかである。従って応答の遅
れを小さくすることができるから高速動作型のＩＣを試
験するＩＣ試験装置に利用することにより、信頼性の高
い試験を行なうことができる。
クタ−エミッタ間電圧を一定値に維持させることによ
り、トランジスタＱ1 とＱ2 の各ベース−エミッタ間電
圧も一定値に維持することができ、これらトランジスタ
Ｑ 1 とＱ 2 の電力消費量を一定値に保つことができる。
この結果、熱的なドリフトの発生を抑制することができ
る。この動作はトランジスタ単体の応答速度で動作する
からその時間的な遅れはわずかである。従って応答の遅
れを小さくすることができるから高速動作型のＩＣを試
験するＩＣ試験装置に利用することにより、信頼性の高
い試験を行なうことができる。
【００１３】
【実施例】図１にこの考案の一実施例を示す。図１では
被試験ＩＣ１０と論理比較器３０を省略して示してい
る。図１において、図３と対応する部分には同一符号を
付して示す。この考案においては相補接続された増幅用
トランジスタＱ1 とＱ2 の各コレクタ側に、増幅用トラ
ンジスタＱ1 及びＱ2 のそれぞれと同一導電型式で同等
の動作速度のドリフト補正用トランジスタＱ3 ，Ｑ4 を
直列接続する。つまり、ドリフト補正用トランジスタＱ
3 は増幅用トランジスタＱ1 と同一導電型式のトランジ
スタで増幅用トランジスタＱ1 のコレクタにドリフト補
正用トランジスタＱ3 のエミッタを接続し、ドリフト補
正用トランジスタＱ3 のコレクタを正極電源に接続す
る。またドリフト補正用トランジスタＱ4 は増幅用トラ
ンジスタＱ2 と同一導電型式のトランジスタを示す。こ
のドリフト補正用トランジスタＱ4のエミッタを増幅用
トランジスタＱ2 のコレクタに接続し、ドリフト補正用
トランジスタＱ4 のコレクタを負極電源に接続し、これ
らのドリフト補正用トランジスタＱ3 ，Ｑ4 の各ベース
には電界効果トランジスタＦＥＴ2 によって取出した論
理信号をレベルシフタＤ3 とＤ4 を通じて与えるように
してドリフト補正回路２１を構成する。
被試験ＩＣ１０と論理比較器３０を省略して示してい
る。図１において、図３と対応する部分には同一符号を
付して示す。この考案においては相補接続された増幅用
トランジスタＱ1 とＱ2 の各コレクタ側に、増幅用トラ
ンジスタＱ1 及びＱ2 のそれぞれと同一導電型式で同等
の動作速度のドリフト補正用トランジスタＱ3 ，Ｑ4 を
直列接続する。つまり、ドリフト補正用トランジスタＱ
3 は増幅用トランジスタＱ1 と同一導電型式のトランジ
スタで増幅用トランジスタＱ1 のコレクタにドリフト補
正用トランジスタＱ3 のエミッタを接続し、ドリフト補
正用トランジスタＱ3 のコレクタを正極電源に接続す
る。またドリフト補正用トランジスタＱ4 は増幅用トラ
ンジスタＱ2 と同一導電型式のトランジスタを示す。こ
のドリフト補正用トランジスタＱ4のエミッタを増幅用
トランジスタＱ2 のコレクタに接続し、ドリフト補正用
トランジスタＱ4 のコレクタを負極電源に接続し、これ
らのドリフト補正用トランジスタＱ3 ，Ｑ4 の各ベース
には電界効果トランジスタＦＥＴ2 によって取出した論
理信号をレベルシフタＤ3 とＤ4 を通じて与えるように
してドリフト補正回路２１を構成する。
【００１４】ここで電界効果トランジスタＦＥＴ2 は入
力インピーダンスが特に高いガリウム・ヒ素で出来た電
界効果トランジスタを用いるとよい。この電界効果トラ
ンジスタを用いることにより、特に入力インピーダンス
が高いことからバッファ増幅器２０を構成する電界効果
トランジスタＦＥＴ1 に対して並列接続してもバッファ
増幅器２０の特性に影響を与えることがない。
力インピーダンスが特に高いガリウム・ヒ素で出来た電
界効果トランジスタを用いるとよい。この電界効果トラ
ンジスタを用いることにより、特に入力インピーダンス
が高いことからバッファ増幅器２０を構成する電界効果
トランジスタＦＥＴ1 に対して並列接続してもバッファ
増幅器２０の特性に影響を与えることがない。
【００１５】この考案の構成によればバッファ増幅器２
０の入力端子に例えばＨ論理の論理信号ＶiNを入力する
と、この入力信号ＶiNは電界効果トランジスタＦＥＴ1
とＦＥＴ2 を通じてトランジスタＱ1 とＱ2 及びＱ3 と
Ｑ4 の各ベースに同位相で与えられる。図２に図１に示
した各部の電位変化を示す。Ａ点、Ｂ点はソースフォロ
ワを構成する電界効果トランジスタＱ 1 により定電圧発
生回路２４が発生する電位差Ｖ AB を維持して入力信号Ｖ
iN と同位相でＶ A とＶ B として示すように励振される。
この電位Ｖ A とＶ B はトランジスタＱ 1 とＱ 2 のベース
に与えられる。
０の入力端子に例えばＨ論理の論理信号ＶiNを入力する
と、この入力信号ＶiNは電界効果トランジスタＦＥＴ1
とＦＥＴ2 を通じてトランジスタＱ1 とＱ2 及びＱ3 と
Ｑ4 の各ベースに同位相で与えられる。図２に図１に示
した各部の電位変化を示す。Ａ点、Ｂ点はソースフォロ
ワを構成する電界効果トランジスタＱ 1 により定電圧発
生回路２４が発生する電位差Ｖ AB を維持して入力信号Ｖ
iN と同位相でＶ A とＶ B として示すように励振される。
この電位Ｖ A とＶ B はトランジスタＱ 1 とＱ 2 のベース
に与えられる。
【００１６】トランジスタＱ 1 とＱ 2 の各エミッタの電
位Ｖ C とＶ D はベース電位Ｖ A とＶ B からそれぞれベー
ス・エミッタ間電圧Ｖ BE だけ離れてベース電位Ｖ A とＶ
B に追従して励振される。 Ｇ点は電界効果トランジスタ
ＦＥＴ 2 のソースによって入力信号Ｖ iN と同位相で励振
される。このＧ点の電位Ｖ G は出力端子Ｔ OUT の電位と
同じ電位Ｖ O で励振される。
位Ｖ C とＶ D はベース電位Ｖ A とＶ B からそれぞれベー
ス・エミッタ間電圧Ｖ BE だけ離れてベース電位Ｖ A とＶ
B に追従して励振される。 Ｇ点は電界効果トランジスタ
ＦＥＴ 2 のソースによって入力信号Ｖ iN と同位相で励振
される。このＧ点の電位Ｖ G は出力端子Ｔ OUT の電位と
同じ電位Ｖ O で励振される。
【００１７】Ｇ点の電位Ｖ G からレベルシフタＤ 3 のシ
フト電圧Ｖ D3 だけ正側にトランジスタＱ 3 のベース電位
Ｖ E が与えられる。またＧ点の電位Ｖ G からレベルシフ
タＤ 4 とのシフト電圧Ｖ D4 だけ負側にトランジスタＱ 4
のベース電位Ｖ F が与えられる。 トランジスタＱ 3 とＱ
4 のエミッタの電位Ｖ H とＶ I は図２に示すようにベー
ス電位Ｖ E とＶ F からベース・エミッタ間電圧Ｖ BE だけ
離れて電位Ｖ E ，Ｖ F と同相で振励される。
フト電圧Ｖ D3 だけ正側にトランジスタＱ 3 のベース電位
Ｖ E が与えられる。またＧ点の電位Ｖ G からレベルシフ
タＤ 4 とのシフト電圧Ｖ D4 だけ負側にトランジスタＱ 4
のベース電位Ｖ F が与えられる。 トランジスタＱ 3 とＱ
4 のエミッタの電位Ｖ H とＶ I は図２に示すようにベー
ス電位Ｖ E とＶ F からベース・エミッタ間電圧Ｖ BE だけ
離れて電位Ｖ E ，Ｖ F と同相で振励される。
【００１８】Ｖ H とＶ C との差はトランジスタＱ 1 のコ
レクタ・エミッタ間の電圧Ｖ EC1 となる。またＶ D とＶ
I との差はトランジスタＱ 2 のコレクタ・エミッタ間の
電圧Ｖ EC2 となる。これらのコレクタ・エミッタ間電圧
Ｖ EC1 及びＶ EC2 は図２に示すように入力信号Ｖ iN がＬ
論理でもＨ論理でも一定の電圧に保持される。その理由
はトランジスタＱ 1 とＱ 2 のエミッタの電位Ｖ C とＶ D
及びトランジスタＱ 3 ，Ｑ 4 のエミッタの電位Ｖ H ，Ｖ
I が同位相で同一の振幅で励振されるからである。
レクタ・エミッタ間の電圧Ｖ EC1 となる。またＶ D とＶ
I との差はトランジスタＱ 2 のコレクタ・エミッタ間の
電圧Ｖ EC2 となる。これらのコレクタ・エミッタ間電圧
Ｖ EC1 及びＶ EC2 は図２に示すように入力信号Ｖ iN がＬ
論理でもＨ論理でも一定の電圧に保持される。その理由
はトランジスタＱ 1 とＱ 2 のエミッタの電位Ｖ C とＶ D
及びトランジスタＱ 3 ，Ｑ 4 のエミッタの電位Ｖ H ，Ｖ
I が同位相で同一の振幅で励振されるからである。
【００１９】これに対し、トランジスタＱ 3 とＱ 4 はコ
レクタが一定電圧の電源電圧＋Ｖ DD と−Ｖ DD に接続され
ており、エミッタが入力信号Ｖ iN と同一の位相の信号で
励振されるから、そのコレクタ・エミッタ間の電圧Ｖ
EC3 とＶ EC4 はエミッタの電位変動と共に大きく変動す
る。つまり、これらトランジスタＱ 3 とＱ 4 のコレクタ
・エミッタ間の電圧が変動してトランジスタＱ 1 ，Ｑ 2
のコレクタ・エミッタ間の電圧変動を吸収する動作を行
なっていることになる。
レクタが一定電圧の電源電圧＋Ｖ DD と−Ｖ DD に接続され
ており、エミッタが入力信号Ｖ iN と同一の位相の信号で
励振されるから、そのコレクタ・エミッタ間の電圧Ｖ
EC3 とＶ EC4 はエミッタの電位変動と共に大きく変動す
る。つまり、これらトランジスタＱ 3 とＱ 4 のコレクタ
・エミッタ間の電圧が変動してトランジスタＱ 1 ，Ｑ 2
のコレクタ・エミッタ間の電圧変動を吸収する動作を行
なっていることになる。
【００２０】
【発明の効果】上述したように、この発明によればバッ
ファ増幅器２０を構成するトランジス タＱ 1 とＱ 2 のコ
レクタ・エミッタ間電圧Ｖ EC1 とＶ EC2 はトランジスタ
Ｑ 3 とＱ 4 のエミッタ・コレクタ間電圧Ｖ EC3 とＶ EC4
が変動を吸収することにより、入力信号Ｖ iN がＨ論理で
もＬ論理でも、一定の電圧に維持するから、これらトラ
ンジスタＱ 1 とＱ 2 の電力消費量が変動することはな
い。つまり、トランジスタＱ 1 とＱ 2 には図５で説明し
たようなドリフトＶ DF が発生するおそれはない。またト
ランジスタＱ 3 とＱ 4 はトランジスタ単体で動作するも
のであるから入力信号Ｖ iN の励振に対して高速で応答
し、入力信号Ｖ iN の立上り、立下りのタイミングにおい
て遅れが発生することはない。従ってトランジスタＱ 3
とＱ 4 の応答が遅れることによってトランジスタＱ 1 と
Ｑ 2 のコレクタ・エミッタ間の電圧を変動させてしまう
ような不都合も回避できる。従って信頼性の高いバッフ
ァ増幅器を提供することができる。
ファ増幅器２０を構成するトランジス タＱ 1 とＱ 2 のコ
レクタ・エミッタ間電圧Ｖ EC1 とＶ EC2 はトランジスタ
Ｑ 3 とＱ 4 のエミッタ・コレクタ間電圧Ｖ EC3 とＶ EC4
が変動を吸収することにより、入力信号Ｖ iN がＨ論理で
もＬ論理でも、一定の電圧に維持するから、これらトラ
ンジスタＱ 1 とＱ 2 の電力消費量が変動することはな
い。つまり、トランジスタＱ 1 とＱ 2 には図５で説明し
たようなドリフトＶ DF が発生するおそれはない。またト
ランジスタＱ 3 とＱ 4 はトランジスタ単体で動作するも
のであるから入力信号Ｖ iN の励振に対して高速で応答
し、入力信号Ｖ iN の立上り、立下りのタイミングにおい
て遅れが発生することはない。従ってトランジスタＱ 3
とＱ 4 の応答が遅れることによってトランジスタＱ 1 と
Ｑ 2 のコレクタ・エミッタ間の電圧を変動させてしまう
ような不都合も回避できる。従って信頼性の高いバッフ
ァ増幅器を提供することができる。
【図１】この考案の一実施例を示す接続図。
【図２】図１の動作を説明するための波形図。
【図３】従来の技術を説明するための接続図。
【図４】従来の技術の動作を説明するための波形図。
【図５】
従来の技術の欠点を説明するための波形図。
２０ バッファ増幅器 ＦＥＴ1 ，ＦＥＴ2 電界効果トランジスタ Ｑ1 ，Ｑ2 相補接続された増幅用トランジスタ Ｑ3 ，Ｑ4 直列接続したドリフト補正用トランジス
タ
タ
Claims (1)
- 【請求項１】 Ａ．ソースフォロワ接続により高入力イ
ンピーダンス特性を得る第１電界効果トランジスタと、 Ｂ．互に導電型式を異にし、互に相補接続され、エミッ
タが共通接続されてこのエミッタの共通接続点から出力
端子が導出され、ベースに上記第１電界効果トランジス
タが出力する信号が与えられて相補動作する一対の増幅
用トランジスタと、 Ｃ．上記第１電界効果トランジスタに入力される入力信
号と同一の入力信号が与えられ、上記第１電界効果トラ
ンジスタと同様にソースフォロワとして動作する第２電
界効果トランジスタと、 Ｄ．上記一対の増幅用トランジスタの一方と同一導電型
式を持ち、この増幅用トランジスタのコレクタと電源の
一方の極との間に直列接続され、上記第２電界効果トラ
ンジスタにより上記増幅用トランジスタの一方と同位相
で励振される第１ドリフト補正用トランジスタと、 Ｅ．上記一対の増幅用トランジスタの他方と同一導電型
式を持ち、この増幅用トランジスタのコレクタと電源の
他方の極との間に直列接続され、上記第２電界効果トラ
ンジスタにより上記電界効果トランジスタの他方と同位
相で励振される第２ドリフト補正用トランジスタと、 によって 構成したことを特徴とするバッファ増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992086463U JP2587686Y2 (ja) | 1992-12-16 | 1992-12-16 | バッファ増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992086463U JP2587686Y2 (ja) | 1992-12-16 | 1992-12-16 | バッファ増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0652231U JPH0652231U (ja) | 1994-07-15 |
| JP2587686Y2 true JP2587686Y2 (ja) | 1998-12-24 |
Family
ID=13887653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992086463U Expired - Fee Related JP2587686Y2 (ja) | 1992-12-16 | 1992-12-16 | バッファ増幅器 |
Country Status (1)
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1992
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