JP2583243B2 - Method of manufacturing a Mos transistor - Google Patents

Method of manufacturing a Mos transistor

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JP2583243B2 JP62232476A JP23247687A JP2583243B2 JP 2583243 B2 JP2583243 B2 JP 2583243B2 JP 62232476 A JP62232476 A JP 62232476A JP 23247687 A JP23247687 A JP 23247687A JP 2583243 B2 JP2583243 B2 JP 2583243B2
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【発明の詳細な説明】 〔概 要〕 MOSトランジスタの特にゲート電極とのコンタクトホールの形成方法に関し、 ゲート電極表面を窒化膜で覆った場合に、ゲート電極とのコンタクト用窓を開口するために窒化膜をエッチングする際にソース、ドレイン領域のシリコン基板がオーバーエッチングされるのを防止する目的で、 ソース、ドレイン領域のシリコン基板の表面に一旦酸化膜を形成してからゲート電極上の窒化膜のエッチングを行なうことによって上記酸化膜をエッチングのストッパとして作用せしめるように構成する。 Relates in particular forming method of the contact hole and the gate electrode of the Detailed Description of the Invention [Outline] MOS transistors, in the case of covering the gate electrode surface with a nitride layer, in order to open a contact window of the gate electrode source nitride film during the etching, the purpose of the silicon substrate in the drain region is prevented from being over-etched, a source, a nitride film on the gate electrode after forming the temporarily oxide film on the surface of the silicon substrate in the drain region by performing the etching configured to exerting the oxide film as an etching stopper.

〔産業上の利用分野〕 [Relates]

本発明はMOSトランジスタの製造方法に係る。 The present invention relates to a method for manufacturing a MOS transistor.

〔従来の技術と発明が解決しようとする問題点〕 [Problem the prior art and the invention is to provide a point]

従来、MOS型半導体装置のゲート電極には多結晶シリコンや各種金属のシリサイド(MoSi 2 ,WSi 2等)が使われているが、素子が高集積化、配線が微細化するにしたがい、その抵抗をさらに小さくするWやMoといった高融点金属の使用に対し、その実現が強く望まれるようになった。 Conventionally, according to the gate electrode of the MOS type semiconductor device is polycrystalline silicon and various metals silicide (MoSi 2, WSi 2, etc.) are used, the element is highly integrated, wiring becomes finer, the resistance use of a refractory metal such as a further smaller to W or Mo to, began to its realization is highly desirable.

しかし、WやMoは後工程のII(イオンインプラテーション)のとき、チャンネリング現象がおこって、ゲート下の基板まで打ち込まれたイオンが達っしたり、また、 However, when the W and Mo are in a subsequent step II (ion implantation station), it had occurred channeling phenomenon, or implanted ions reach the substrate under the gate, also,
熱処理時に容易に酸化されてそのすべてが酸化物になってしまうといった、シリコンゲートやポリシリコン/シリサイド(ポリサイド)ゲートにはみられなかった問題が生ずる。 All are easily oxidized during heat treatment such become oxides, problems occur that was not observed in the silicon gate or polysilicon / silicide (polycide) gate.

このチャンネリングや酸化を防ぐためにWやMoの表面を覆う必要がある。 It is necessary to cover the surface of the W and Mo in order to prevent the channeling and oxidation. 従来、このカバー膜にはPSGを用いた例がある。 Conventionally, the cover film is an example of using the PSG. (Extended Abstracts of the 15th Confe (Extended Abstracts of the 15th Confe
rence on Solid State Devices and Materials,Tokyo,1 rence on Solid State Devices and Materials, Tokyo, 1
983 pp217〜220,日立) しかし、SiO 2系の膜ではゲート電極形成用のエッチングのとき、リアクティブ・イオン・エッチ(RIE)でW 983 Pp217~220, Hitachi) but when the etching for forming the gate electrode is a film of SiO 2 system, W in a reactive ion etch (RIE)
やMoのサイドエッチが進みアンダーカットを生ずる。 Side etching of and Mo advances produce undercut. 第2図にこの様子を示すが、シリコン基板1上にゲート絶縁膜2、W又はMoのゲート電極3を形成し、ゲート電極3上に酸化物系の膜4を形成してレジスト5でパターニングすると、ゲート電極3はアンダーカット(サイドエッチ)される。 Although This is shown in FIG. 2, patterned to form a gate insulating film 2, W or the gate electrode 3 of Mo on the silicon substrate 1, to form a film 4 of oxide on the gate electrode 3 in the resist 5 Then, the gate electrode 3 is undercut (side etching). アンダーカットが生ずると、微細MOS型トランジスタで最も精度を必要とする。 If undercutting occurs, it requires a most accurate fine MOS transistor. ゲート長の制御がマスクだけによるものではなくなり、著しく困難となる。 Control of the gate length is not only due to the mask, become extremely difficult.

WあるいはMoのゲート電極材料の上に、SiO 2やPSGではなく、Si 3 N 4を堆積すると、上記のようなアンダーカットがなくなり、ゲート長の寸法精度を高めることができることが知られている(62年春応用物理学会31 P−P W or on the gate electrode material of Mo, SiO 2 and not the PSG, when depositing a Si 3 N 4, there is no undercut as described above, it is known that it is possible to enhance the dimensional accuracy of the gate length (1962 spring Japan Society of applied physics, 31 P-P
−8)。 -8).

しかしながら、この場合次のような問題がある。 However, in this case there is a problem such as the following. 第3 Third
図を参照して説明する。 It will be described with reference to the drawings. 第3図A中、11はp形シリコン基板、12はゲート酸化物(SiO 2 )、13はn +形拡散領域(ソース及びドレイン領域)、14はW又はMoのゲート電極、15はSi 3 N 4膜、16はPSG層間絶縁膜であり、いまPSG In Figure 3 A, the p-type silicon substrate 11, 12 is a gate oxide (SiO 2), the n + type diffusion region (source and drain regions) 13, 14 W or Mo gate electrode, 15 Si 3 N 4 film, 16 is a PSG interlayer insulating film, now PSG
層間絶縁膜16にゲート電極14及びn +拡散領域13とのコンタクト窓を開口したところであり、ゲート電極14上では It is where you open the contact windows between the gate electrode 14 and the n + diffusion region 13 in the interlayer insulating film 16, on the gate electrode 14
Si 3 N 4膜15がストッパになるのに対してシリコン基板11 Si 3 N silicon substrate 11 4 film 15 relative to become a stopper
は露出する。 It is exposed. 次にSi 3 N 4膜15にもゲート電極14とのコンタクト窓を開口すべくRIE(反応性イオンエッチング) Then Si 3 N 4 to film 15 so as to open the contact windows between the gate electrode 14 RIE (reactive ion etching)
を行なうと、Si 3 N 4とシリコンとのエッチングレートはとりにくいので、第3図Bに示される如く、シリコン基板11のコンタクト部分がオーバーエッチされ、n +形拡散領域13の深さが浅い場合には接合破壊が起きることがある。 Doing, since the etching rate is difficult to take the top of the Si 3 N 4 and silicon, as shown in Figure 3 B, the contact portion of the silicon substrate 11 is over-etched, is shallower n + -type diffusion region 13 there is that the junction breakdown occurs in the case.

〔問題点を解決するための手段〕 [Means for Solving the Problems]

本発明は、上記問題点を解決するために、PSGのエッチング後にシリコン基板表面を熱酸化してからSi 3 N 4のエッチングを行なう。 The present invention, in order to solve the above problems, is etched the Si 3 N 4 of the silicon substrate surface after the etching of the PSG from the thermal oxidation. Si 3 N 4上にはシリコン基板上と比べてSiO 2の成長が非常に遅いのでSiO 2はほとんど形成されない。 Si 3 N 4 SiO 2 since the growth of the SiO 2 is very slow compared to the silicon substrate on is hardly formed. Si 3 N 4とSiO 2はエッチングの選択比が十分にとれ、又SiO 2とW又はMoともエッチングの選択比が十分にとれるので、コンタクト窓を問題なく形成することができる。 Si 3 N 4 and SiO 2 is sufficiently taken etching selectivity, and because etching selectivity with SiO 2 and W or Mo can be taken sufficiently, it is possible to form without a contact window problem.

すなわち、本発明は、シリコン半導体基板上に酸化物ゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極上に窒化物絶縁膜を形成した上でゲート電極及び基板上の全面に酸化物系絶縁膜を形成し、 That is, the present invention is a silicon semiconductor oxide gate insulating film formed on a substrate, forming a gate electrode on the gate insulating film, over the gate electrode and the substrate on which to form a nitride insulating film over the gate electrode is formed on the entire surface of the oxide-based insulating film,
酸化物系絶縁膜をパターニングしてゲート電極に対するコンタクト窓及びシリコン半導体基板に対するコンタクト膜を開口した後、開口したシリコン半導体基板のコンタクト窓部分を選択的に表面酸化して次の窒化物絶縁膜エッチングのストッパとし、それからゲート電極上の窒化物絶縁膜にゲート電極とのコンタクト窓をエッチングで開口し、そしてシリコン半導体基板のコンタクト窓部分の表面酸化膜を除去する工程を含むことを特徴とする After patterning the oxide insulating film to open a contact layer for contact window and the silicon semiconductor substrate with respect to the gate electrode, the following nitrides contact windows portion of the opening silicon semiconductor substrate is selectively surface oxide insulating film etching the stopper, then the contact windows of the gate electrode to the nitride insulating film on the gate electrode is opened by etching, and comprising the step of removing a surface oxide film of the contact window portion of the silicon semiconductor substrate
MOSトランジスタの製造方法にある。 In the manufacturing method of the MOS transistor.

〔実施例〕 〔Example〕

第1図を参照して説明する。 It will be described with reference to Figure 1.

第1図Aを参照すると、p形シリコン基板21の表面を熱酸化して厚さ200Å程度のゲート酸化膜22を形成する。 Referring to Figure 1 A, the surface of the p-type silicon substrate 21 to form a gate oxide film 22 having a thickness of about 200Å is thermally oxidized. ゲート酸化膜22上にゲート電極23を形成するためにW(又はMo)をスパッタで厚さ2000Å程度堆積し、その上にSi 3 N 4膜24をCVDで1000Å程度の厚さに形成してパターニングする。 And a W (or Mo) to form a gate electrode 23 on the gate oxide film 22 was deposited to a thickness of about 2000Å by sputtering, and formed on the Si 3 N 4 film 24 of about 1000Å thickness using a CVD that patterning. その後、全面に再びSi 3 N 4を堆積してリアクティブイオンエッチングすることによってゲート電極23の側壁にもSi 3 N 4膜を形成する。 Then, to form a Si 3 N 4 film in the side wall of the gate electrode 23 by reactive ion etching is deposited on the entire surface again Si 3 N 4. これはWがPSGと接触して酸化されることを防ぐためである。 This is to prevent the W is oxidized in contact with the PSG.

第1図Bを参照すると、ゲート電極23及びその上のSi Referring to Figure 1 B, the gate electrode 23 and Si thereon
3 N 4膜24をマスクとしてイオン打込みによn +形ソース領域25及びn +形ドレイン領域26を形成する。 3 N 4 film 24 to form an I n + -type source region 25 and n + -type drain region 26 in the ion implantation as a mask. それから、全面にCVDでPSGを厚さ約1.0μmに堆積して層間絶縁膜27 Then, the interlayer insulating film 27 is deposited to a thickness of about 1.0μm to PSG by CVD on the entire surface
を形成し、ソース及びドレイン領域25,26のコンタクト窓28とゲート電極23へのコンタクト窓29を開口する。 It is formed and opening the contact window 29 to contact the window 28 and the gate electrode 23 of the source and drain regions 25, 26. このPSGのエッチングはCF 4とCHF 3の混合ガスを用いたRIE RIE etching using a mixed gas of CF 4 and CHF 3 in the PSG
で行なう。 Carried out in. PSGに対するSi 3 N 4とシリコンのエッチングの選択比は十分にとれるので、PSGのエッチング終了後、 Since Si 3 N 4 and selectivity of the etching of the silicon is sufficiently take for PSG, after completion of the etching of the PSG,
ゲート電極23上ではSi 3 N 4膜24が残り、一方、ソース・ Remains the Si 3 N 4 film 24 on the gate electrode 23, while the source
ドレイン領域25,26上では酸化膜22は極めて薄いので完全にエッチングされてシリコン基板が露出する。 On the drain region 25 and 26 are oxide film 22 is a silicon substrate exposed is completely etched so very thin.

第1図Cを参照すると、ここで本発明に従い、950℃ Referring to Figure 1 C, in accordance with the present invention where, 950 ° C.
でドライ酸化を行なって、ソース・ドレイン領域25,26 In by performing dry oxidation, source and drain regions 25 and 26
のコンタクト窓表面に厚さ500Å程度の酸化膜30形成する。 Oxide film 30 is formed with a thickness of about 500Å on the contact window surface. このときSi 3 N 4は殆ど酸化されない。 In this case Si 3 N 4 are hardly oxidized.

第1図Dを参照すると、ゲート電極23上のコンタクト窓28内のSi 3 N 4膜24をRIEでエッチングしてゲート電極23 Figure 1 Referring to D, the gate electrode 23 and the Si 3 N 4 film 24 in the contact window 28 on the gate electrode 23 is etched by RIE
を露出させる。 To expose the. このRIEはCF 4 +O 2で行なう。 The RIE is performed in CF 4 + O 2. このとき、 At this time,
酸化膜30はSi 3 N 4に対して十分なエッチング選択比がとれるので、Si 3 N 4除去後も基板上に残る。 Since sufficient etching selectivity with respect to oxide film 30 is Si 3 N 4 can be taken, Si 3 N 4 removal after remain on the substrate.

第1図Eを参照すると、再びCF 4 +CHF 3の混合ガスによるRIEで全面エッチしてシリコン基板のコンタクト窓部27のSiO 2を除去し、基板を露出させる。 Referring to Figure 1 E, again CF 4 + entirely etched by RIE using a mixed gas of CHF 3 and SiO 2 of the silicon substrate of the contact windows 27 is removed to expose the substrate. このときゲート電極23はエッチングされない。 In this case the gate electrode 23 is not etched.

第1図Fを参照すると、シリコンを1%含有するアルミニウムをスパッタ法で1.0μm堆積し、BCl 3とCl 2の混合ガスによるRIEによりエッチングしてアルミニウム配線31を形成する。 Referring to Figure 1 F, aluminum containing 1% silicon was 1.0μm deposited by sputtering, and etched to form the aluminum wiring 31 by RIE using a mixed gas of BCl 3 and Cl 2.

以下は図に示さないがCVD法による圧さ1.0μmのPSG PSG below not shown in FIG although 1.0μm pressurized by CVD
を堆積し、外部リード線ボンディングパット部のPSGを開口してMOS形半導体装置を作成する。 Deposited, creating an MOS-type semiconductor device by opening the PSG of the external lead wire bonding pad portion.

〔発明の効果〕 〔Effect of the invention〕

本発明の方法によれば、ゲート電極上部にSi 3 N 4を用いるWあるいはMoゲートで、上部のアルミ電極配線とのコンタクト部の層間絶縁膜エッチングに際し、ソース・ According to the method of the present invention, the W or Mo gate using Si 3 N 4 to a gate electrode upper part upon the interlayer insulating film etching of the contact portion between the upper portion of the aluminum electrode wiring, the source
ドレイン領域のシリコンがオーバエッチされて接合破壊を起こすおそれをなくすことができる。 Silicon drain region can be eliminated a risk of junction breakdown is overetch.

【図面の簡単な説明】 第1図は本発明の実施例の工程要部のMOSトランジスタの断面図、第2図は従来例のW又はMoゲート電極のエッチングの様子を示す断面図、第3図は従来例のMOSトランジスの製造例の断面図である。 Sectional view of a MOS transistor of the step main part of the embodiment of the drawings: Figure 1 is the present invention, FIG. 2 is a sectional view showing the state of etching of the W or Mo gate electrode of the conventional example, the third Figure is a cross-sectional view of a production example of a MOS transistor of the prior art. 1……シリコン基板、2……ゲート酸化膜、 3……W又はMoゲート電極、 4……酸化物形膜、5……レジスト、 11……シリコン基板、 12……ゲート酸化膜、 13……n +形拡散領域、 14……W又はMoゲート電極、 15……Si 3 N 4膜、16……PSG膜、 21……シリコン基板、 22……ゲート酸化膜、 23……W(Mo)ゲート電極、 24……Si 3 N 4膜、25……ソース領域、 26……ドレイン領域、 27……PSG層間絶縁膜、 28,29……コンタクト窓、 30……酸化膜、31……アルミニウム配線。 1 ...... silicon substrate, 2 ...... gate oxide film, 3 ...... W or Mo gate electrode, 4 ...... oxide film, 5 ...... resist, 11 ...... silicon substrate, 12 ...... gate oxide film, 13 ... ... n + form diffusion regions, 14 ...... W or Mo gate electrode, 15 ...... Si 3 n 4 film, 16 ...... PSG film, 21 ...... silicon substrate, 22 ...... gate oxide film, 23 ...... W (Mo ) gate electrodes, 24 ...... Si 3 N 4 film, 25 ...... source region, 26 ...... drain region, 27 ...... PSG interlayer insulating film, 28 and 29 ...... contact window, 30 ...... oxide film, 31 ...... aluminum wiring.

Claims (1)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】シリコン半導体基板上に酸化物ゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極上に窒化物絶縁膜を形成した上でゲート電極及び基板上の全面に酸化物系絶縁膜を形成し、酸化物系絶縁膜をパターニングしてゲート電極に対するコンタクト窓及びシリコン半導体基板に対するコンタクト窓を開口した後、開口したシリコン半導体基板のコンタクト窓部分を選択的に表面酸化して次の窒化物絶縁膜エッチングのストッパとし、それからゲート電極上の窒化物絶縁膜にゲート電極とのコンタクト窓をエッチングで開口し、 1. A form an oxide gate insulating film on a silicon semiconductor substrate, forming a gate electrode on the gate insulating film, the entire surface of the gate electrode and the substrate on which to form a nitride insulating film over the gate electrode the oxide-based insulating film is formed, and after opening a contact window for the contact window and the silicon semiconductor substrate with respect to the gate electrode by patterning the oxide-based insulating film, selectively surface contact windows portion of the opening silicon semiconductor substrate oxidized as a stopper for the next nitride dielectric etch, then to open the contact windows between the gate electrode by etching the nitride insulating film on the gate electrode,
    そしてシリコン半導体基板のコンタクト窓部分の表面酸化膜を除去する工程を含むことを特徴とするMOSトランジスタの製造方法。 The method of manufacturing a MOS transistor, which comprises a step of removing a surface oxide film of the contact window portion of the silicon semiconductor substrate.
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