JP2583056B2 - IC test system - Google Patents
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は階層構造をした分散型アーキテクチャを有
するICテストシステムに関する。The present invention relates to an IC test system having a distributed architecture having a hierarchical structure.
「従来の技術」 第4図は従来のICテストシステムの構成例を示す図で
ある。ICテストシステムでは、被試験素子を試験するテ
ストシーケンスが記述されたプログラムが記憶装置(図
示せず)に格納されており、中央処理装置11が記憶装置
からそのテストプログラムを読出して順次実行するよう
に構成され、例えば半導体メモリ素子を試験するための
テスト動作の全てを中央処理装置11が制御するようにな
っている。[Prior Art] FIG. 4 is a diagram showing a configuration example of a conventional IC test system. In the IC test system, a program in which a test sequence for testing a device under test is described is stored in a storage device (not shown), and the central processing unit 11 reads out the test program from the storage device and sequentially executes the test program. The central processing unit 11 controls all test operations for testing a semiconductor memory device, for example.
中央処理装置11には制御線12を通してハードウェアモ
ジュール13A,13B,13C〜13Nが接続されており、中央処理
装置12がテストプログラムを解読して実行するに伴って
出力する制御信号はこれらハードウェアモジュール13A,
13B,13C〜13Nに供給される。The hardware modules 13A, 13B, 13C to 13N are connected to the central processing unit 11 through control lines 12, and the control signals output as the central processing unit 12 decodes and executes the test program are those hardware signals. Module 13A,
13B, 13C to 13N.
その制御信号は、例えば、被試験素子の所定の入力端
子に対して5.25Vの直流信号を供給するための制御信号
であり、この制御信号が供給されると、例えばハードウ
ェアモジュール13Aは5.25Vの直流信号を被試験素子の指
定された入力端子に対して供給する。The control signal is, for example, a control signal for supplying a DC signal of 5.25 V to a predetermined input terminal of the device under test, and when the control signal is supplied, for example, the hardware module 13A operates at a 5.25 V Is supplied to a designated input terminal of the device under test.
また、中央処理装置11が出力する制御信号は例えば信
号を測定することを指令する制御信号であり、直流電圧
を測定するための例えばハードウェアモジュール13B
は、この制御信号が供給されると、被試験素子の指定さ
れた出力端子に接続され、その信号電圧を測定する。The control signal output from the central processing unit 11 is, for example, a control signal for instructing to measure a signal, and is, for example, a hardware module 13B for measuring a DC voltage.
When this control signal is supplied, it is connected to the designated output terminal of the device under test and measures its signal voltage.
これ等のハードウェアモジュール13A,13B,13C〜13Nは
マイクロプロセッサ14が組み込まれていてもよい。汎用
の論理素子だけで試験回路を組むと膨大な個数の論理素
子を必要としても、論理回路の多くの部分をマイクロプ
ロセッサ14で組むことにより回路基板を小型に構成する
ことができる。この場合のマイクロプロセッサ14は単な
る論理素子の代替えであり、予め決められたシーケンス
制御をするだけであって、複雑な判断機能が必要とされ
るような使い方は一般にしてない。The hardware modules 13A, 13B, 13C to 13N may incorporate the microprocessor 14. Even if a large number of logic elements are required when a test circuit is assembled using only general-purpose logic elements, the circuit board can be made compact by assembling many parts of the logic circuit with the microprocessor 14. In this case, the microprocessor 14 is merely a substitute for a logic element, performs only a predetermined sequence control, and is not generally used in a manner that requires a complicated judgment function.
「発明が解決しようとする問題点」 中央処理装置はプログラムの解読と実行、つまり、被
試験素子の試験を行うための制御信号をハードウェアモ
ジュールなどに出力すると共に、被試験素子が出力する
信号の測定及び測定結果の良否の判定など、ICテストシ
ステムの動作に必要とされるあらゆる演算制御を行う必
要がある。"Problems to be Solved by the Invention" The central processing unit decodes and executes a program, that is, outputs a control signal for performing a test of the device under test to a hardware module and the like, and a signal output by the device under test. It is necessary to perform all kinds of arithmetic and control required for the operation of the IC test system, such as measurement of the measurement and judgment of the quality of the measurement result.
例えば、テストプログラムに記述されている電圧信号
を被試験素子に供給する場合には、中央処理装置はその
デジタルデータ値をハードウェアモジュールに供給した
り、被試験素子の出力信号を測定する場合には、得られ
た測定値を必要に応じて補正換算し、所定の判定表と比
較して良否の判定をしたり或いはランク付けをすること
もある。For example, when a voltage signal described in a test program is supplied to a device under test, the central processing unit supplies the digital data value to a hardware module or measures an output signal of the device under test. In some cases, the obtained measured value is corrected and converted as necessary, and may be compared with a predetermined judgment table to judge the quality or rank.
従って、中央処理装置が必要とする演算処理の時間が
長くなり、テストシステムの試験速度を容易には上げる
ことができない。Therefore, the arithmetic processing time required by the central processing unit becomes longer, and the test speed of the test system cannot be easily increased.
また、記憶装置に格納されている所定のプログラムを
実行中に、臨時に特別な処理をさせる場合には、その臨
時処理プログラムを記憶装置に書込んで、書込まれた臨
時プログラムに中央処理装置の実行を移すようにすれば
特別の処理をさせることはできる。しかし、このような
臨時処理をさせるには複雑な制御ステップを必要とする
し、処理効率も悪い。When special processing is temporarily performed during execution of a predetermined program stored in the storage device, the temporary processing program is written into the storage device, and the written temporary program is added to the central processing unit. Special processing can be performed by shifting the execution of. However, such extraordinary processing requires complicated control steps, and the processing efficiency is poor.
またICテストシステムでは一台の中央処理装置に全て
のシステム制御を任せると試験速度が遅くなるので、複
数の処理装置を用いて構成する分散処理システムを考え
ることもできる。このような分散処理装置システムで
は、或る処理装置,例えば主処理装置が他の処理装置に
臨時的なプログラムを実行させる場合に、共有記憶装置
或いは対象処理装置に付属する記憶装置に臨時的プログ
ラムを書込み、対象処理装置はその書き込まれたプログ
ラムを読出して実行するように構成できる。この場合で
も、その臨時プログラムを記憶装置の空いている領域に
書込み、その書込まれたプログラムへ対象処理装置の実
行が移り、実行が終了すると、再び元の制御プログラム
の実行へ戻る、というように複雑な制御ステップを経る
必要があり、臨時処理の実行効率が落ちるという問題が
ある。Also, in an IC test system, if all system control is assigned to one central processing unit, the test speed becomes slow. Therefore, a distributed processing system configured using a plurality of processing units can be considered. In such a distributed processing device system, when a certain processing device, for example, a main processing device causes another processing device to execute a temporary program, the temporary program is stored in a shared storage device or a storage device attached to the target processing device. And the target processing apparatus can read and execute the written program. Even in this case, the temporary program is written in an empty area of the storage device, the execution of the target processing device is shifted to the written program, and when the execution ends, the process returns to the original control program. However, there is a problem that it is necessary to go through complicated control steps, and the execution efficiency of the temporary processing is reduced.
「問題点を解決するための手段」 この発明のICテストシステムは、被試験素子の入力端
子への制御信号の設定命令、被試験素子の出力端子から
の出力信号の測定命令などの実行命令が行単位で記録さ
れたテストプログラムを行単位で読出してその読出した
命令を複数の下位の処理装置へ送る上位の処理装置と、 上記上位の処理装置から送られた命令を実行するに必
要とする各種制御乃至処理を、上記命令に応じたプログ
ラムを読み出して、複数のハードウェアモジュールに対
して行う上記複数の下位の処理装置と、 上記下位の処理装置からの制御乃至処理に応じて被試
験素子にテスト信号を接続したり、被複数素子の出力信
号を測定したりする上記複数のハードウェアモジュール
とよりなり、 上記複数の下位の処理装置は送られた上記命令を実行
するに必要なプログラムが記憶された汎用記憶装置を備
えている他に、その汎用記憶装置より小容量で、必ず特
定の番地から書き込まれ、またその特定の番地から実行
される補助記憶装置を備えている。"Means for Solving the Problems" The IC test system of the present invention includes an instruction for setting a control signal to an input terminal of a device under test and an instruction for measuring an output signal from an output terminal of the device under test. A higher-level processing unit that reads a test program recorded in units of lines and sends the read instruction to a plurality of lower-level processing units, and is required to execute the instructions sent from the higher-level processing unit. A plurality of lower processing units that perform various controls and processes on a plurality of hardware modules by reading a program corresponding to the instruction; and a device under test according to the controls and processes from the lower processing units. The plurality of hardware modules for connecting a test signal to or measuring output signals of a plurality of devices, and the plurality of lower-level processing devices send the instructions. In addition to having a general-purpose storage device in which a program required for execution is stored, an auxiliary storage device which has a smaller capacity than the general-purpose storage device, is always written from a specific address, and is executed from the specific address is provided. Have.
「発明の作用」 この発明の構成によれば、上位の処理装置はテストプ
ログラムの行単位での実行するを制御し、プログラム行
の実際の解読及び実行は専用の複数の処理装置によって
分散して行われる。According to the configuration of the present invention, the higher-level processing device controls the execution of the test program on a line-by-line basis, and the actual decoding and execution of the program line are distributed by a plurality of dedicated processing devices. Done.
更に、この発明の構成によれば、下位の処理装置が所
定の制御プログラムを実行中に、一時的或いは暫定的な
プログラムの実行へ効率的に変更させることが可能であ
る。Further, according to the configuration of the present invention, it is possible to efficiently change the execution of the predetermined control program to the temporary or temporary execution of the program while the lower processing apparatus is executing the predetermined control program.
「実施例」 第1図はこの発明のICテストシステムの構成例を示す
ブロック図である。この例では、ICテストシステムは記
憶装置に格納されているテストプログラムの実行するを
制御する上位の処理装置21と、この上位の処理装置21に
制御バス22を介してその制御の下にプログラム行の実際
の実行をする複数の下位の処理装置23A,23B,23C〜23N
と、これ等下位の処理装置23A,23B,23C〜23Nに制御線24
A,24B,24C〜24Nを通して制御されるハードウェアモジュ
ール25A,25B,25C〜25Nとで階層的に構成される。Embodiment FIG. 1 is a block diagram showing a configuration example of an IC test system according to the present invention. In this example, the IC test system is configured to control the execution of a test program stored in a storage device by a higher-level processing device 21, and to execute a program line under the control of the higher-level processing device 21 via a control bus 22. A plurality of lower processing units 23A, 23B, 23C to 23N that actually execute
And control lines 24 to these lower processing units 23A, 23B, 23C to 23N.
Hardware modules 25A, 25B, 25C to 25N controlled through A, 24B, 24C to 24N are hierarchically configured.
即ち、被試験素子を試験するテストプログラムは試験
の手順が行単位で記述され、上位処理装置21はそのテス
トプログラムを行単位で記憶装置から順次読出し、その
読出したプログラム行について実行するを制御する。That is, in the test program for testing the device under test, the procedure of the test is described in units of rows, and the host processor 21 sequentially reads the test programs from the storage device in units of rows and controls execution of the read program lines. .
この上位の処理装置21には複数の下位の処理装置23A,
23B,23C〜23Nが接続されており、上位処理装置21は被試
験素子のテスト状態をみながら読出したプログラム行を
実行するかどうかを決め、実行するを決めたプログラム
行の実際の実行は下位に接続された処理装置23A,23B,23
C〜23Nの何れかに委ねられる。The upper processing device 21 includes a plurality of lower processing devices 23A,
23B, 23C to 23N are connected, and the host processor 21 determines whether to execute the read program line while observing the test state of the device under test, and the actual execution of the program line determined to be executed is lower. Processing units 23A, 23B, 23 connected to
C to 23N.
下位の各処理装置23A,23B,23C〜23Nは被試験素子に対
するテスト信号を制御するに適した専用の処理装置であ
り、それぞれに接続されているハードウェアモジュール
25A,25B,25C〜25Nのいずれかにアクセスしたりテスト状
態(端子の接続や測定器の状態)等を変更したりするの
に便利な命令語体系をもち、且つマクロ命令化されてい
る。従って、上位処理装置21が自分の命令語体系を用い
てハードウェアモジュール25A,25B,25C〜25Nに対して同
じ処理を直接するより数十倍の処理速度が得られるよう
に構成されている。Each of the lower processing units 23A, 23B, 23C to 23N is a dedicated processing unit suitable for controlling a test signal for the device under test, and a hardware module connected thereto.
It has a command language system that is convenient for accessing any of 25A, 25B, 25C to 25N, and changing the test status (terminal connection and measuring instrument status), and is converted into a macro command. Therefore, the host processor 21 is configured so as to obtain a processing speed several tens of times faster than directly performing the same processing on the hardware modules 25A, 25B, 25C to 25N by using its own instruction word system.
下位の各処理装置23A,23B,23C〜23Nは上位の処理装置
21からプログラム行の実行を委嘱されると、そのプログ
ラム行を解読し、プログラム行の実行に入る。つまり、
各処理装置23A,23B,23C〜23Nは被試験素子に対するテス
ト信号を入出力する手順が記述された制御プログラム
を、記憶装置27に保持しており、与えられたプログラム
行の解読結果によりその制御プログラムを記憶装置27か
ら読出して、プログラム行に記述されている信号の入出
力制御をする手順を実行する。Each lower processing unit 23A, 23B, 23C to 23N is a higher processing unit
When the execution of the program line is commissioned from 21, the program line is decrypted and the program line is executed. That is,
Each of the processing units 23A, 23B, 23C to 23N holds a control program in which a procedure for inputting / outputting a test signal to / from the device under test is stored in the storage device 27, and controls the control program based on a decoding result of a given program line. The program is read from the storage device 27 and the procedure for controlling the input / output of the signal described in the program row is executed.
また、各処理装置23A,23B,23C〜23Nは、上位処理装置
21から実行の委嘱を受けたプログラム行をそのまま実行
するだけではなく、プログラム行を解読し、その解読結
果に対して、被試験素子に対して予め情報が与えられて
いる機能条件、例えば、最小クロック幅、入力条件、タ
イミング関係或いは禁止条件などをチェックし、誤った
入力信号を与えてしまったり、甚だしくは被試験素子の
破損を招くような信号状態に陥ることがないように判断
しながら被試験素子に試験信号を出力し或いは出力信号
の測定を行う制御をすることもしている。Further, each of the processing devices 23A, 23B, 23C to 23N is a higher-order processing device.
Not only the program line for which execution has been commissioned from 21 is executed as it is, but also the program line is deciphered, and the deciphered result is given to the function condition in which information is given in advance to the device under test, for example, Check the clock width, input conditions, timing relations, prohibition conditions, etc., and make judgments so as not to give an incorrect input signal or to put into a signal state that may cause damage to the device under test. It also controls to output a test signal to the test element or measure the output signal.
一方、各ハードウェアモジュール25A,25B,25C〜25Nは
下位の各処理装置23A,23B,23C〜23Nのプログラム行の実
行に伴う制御信号が供給され、被試験素子の指定された
入力端子に対してテスト信号を出力したり或いは被試験
素子の指定された出力端子からの信号を測定することが
できる。On the other hand, each hardware module 25A, 25B, 25C to 25N is supplied with a control signal accompanying the execution of a program line of each of the lower processing units 23A, 23B, 23C to 23N, and is supplied to a designated input terminal of the device under test. To output a test signal or measure a signal from a specified output terminal of the device under test.
このハードウェアモジュール25A,25B,25C〜25Nはマイ
クロプロセッサ26を含んでいてもよい。このマイクロプ
ロセッサ26は、多数の論理素子を置き換えたもので複雑
な判断をするする必要のない決められたシーケンスを行
うものである。このマイクロプロセッサ26は汎用のプロ
セッサが使用され、その動作が予めプログラミングされ
ていて、処理装置23A,23B,23C〜23Nからの命令により被
試験素子に対する信号の入出力を制御することができ
る。The hardware modules 25A, 25B, 25C to 25N may include a microprocessor 26. The microprocessor 26 replaces a large number of logic elements and performs a predetermined sequence that does not require complicated judgment. As the microprocessor 26, a general-purpose processor is used, the operation of which is programmed in advance, and the input / output of signals to / from the device under test can be controlled by instructions from the processing units 23A, 23B, 23C to 23N.
以上のように下位の各処理装置23A,23B,23C〜23Nは上
位の処理装置21の制御の下に被試験素子に対する試験の
実際の処理の全てを実行し、上位の処理装置21は下位の
各処理装置23A,23B,23C〜23Nのプログラム行の実行制御
及び試験の良否判定結果の収集など、ICテストシステム
全体が有機的に動作するように制御する。As described above, each of the lower processing units 23A, 23B, 23C to 23N executes all of the actual processing of the test on the device under test under the control of the upper processing unit 21, and the upper processing unit 21 The entire IC test system is controlled to operate organically, such as execution control of program lines of the processing devices 23A, 23B, 23C to 23N and collection of test pass / fail judgment results.
更にこの発明では、下位の各処理装置23A,23B,23C〜2
3Nには、上位の処理装置21から与えられたプログラム行
を実際に解読して実行するための制御プログラムが格納
されている記憶装置27A,27B,27C〜27Nの他に、それぞれ
補助記憶装置28A,28B,28C〜28Nが設けられ、それら各補
助記憶装置28A,28B,28C〜28Nに臨時的なプログラムが上
位の処理装置21から書込むことができるように構成され
る。Further, in the present invention, each of the lower processing units 23A, 23B, 23C to 2C
In 3N, in addition to storage devices 27A, 27B, 27C to 27N in which a control program for actually decoding and executing a program line given from a higher-level processing device 21 is stored, as well as an auxiliary storage device 28A, respectively. , 28B, 28C to 28N are provided, and a temporary program can be written into the respective auxiliary storage devices 28A, 28B, 28C to 28N from the higher-level processing device 21.
第2図はこの発明の要部の例を示す構成図である。下
位の処理装置23には汎用記憶装置27と補助記憶装置28と
が設けられる。汎用記憶装置27には、上位の処理装置21
から与えられるプログラム行を実行するに際し、ハード
ウェアモジュール25A,25B〜25Nを制御するための制御プ
ログラムが格納され、他方、補助記憶装置28は小容量の
記憶装置であって制御プログラムによる制御を変更する
ため等の臨時的なプログラムが一時的に格納される。そ
の臨時プログラムは制御バス22を通して上位の処理装置
21から供給され、補助記憶装置28の特定の番地、例えば
0番地から書込むことができるように構成される。FIG. 2 is a configuration diagram showing an example of a main part of the present invention. The lower-level processing device 23 is provided with a general-purpose storage device 27 and an auxiliary storage device 28. The general-purpose storage device 27 includes a host processor 21.
A control program for controlling the hardware modules 25A, 25B to 25N is stored when executing the program line given from the storage device, while the auxiliary storage device 28 is a small-capacity storage device and changes the control by the control program. Temporary programs are temporarily stored. The temporary program is sent to the host processor via the control bus 22.
The data is supplied from the memory 21 and can be written from a specific address of the auxiliary storage device 28, for example, address 0.
下位の処理装置23は補助記憶装置28の特定の番地、例
えば0番地から臨時プログラムを読出して実行する。従
って、下位の処理装置はこの臨時プログラムを実行する
ために、アドレスの退避及び新たなアドレス設定などを
する必要もなく直ちに臨時プログラムの実行に移ること
ができるので、下位の処理装置23による変更制御を速や
かに行うことが可能である。The lower-level processing device 23 reads out the temporary program from a specific address of the auxiliary storage device 28, for example, address 0, and executes it. Accordingly, the lower-level processing device can immediately execute the temporary program without executing the temporary program without having to save the address and set a new address. Can be performed promptly.
第3図Aはこの発明による臨時処理の流れ図を示す図
である。即ち、上位の処理装置21は、臨時的プログラム
の書込み先のアドレスを探す必要はなく、対象とする下
位の処理装置23が保持している補助記憶装置28に対し
て、 :先頭番地(0番地)から臨時的プログラムを書込
む。FIG. 3A is a diagram showing a flowchart of the temporary processing according to the present invention. That is, the upper-level processing device 21 does not need to search for the address of the temporary program to be written to. The auxiliary storage device 28 held by the target lower-level processing device 23 is: ) Write a temporary program from.
:所定の書込みが終了したら下位の処理装置23に臨時
処理の実行を指示する。: When the predetermined writing is completed, the lower processing device 23 is instructed to execute the temporary processing.
このプログラムの臨時書換え機能は、被試験素子に対
する試験を実行中でも随意に行うことができる。試験中
の被試験素子の状況に応じて試験条件などを変更しなが
らテストを進めることがある。例えば、試験動作中にお
いて得られた測定値に応じて次の試験条件を定めたい場
合には、その測定値に応じて変更されたプログラムを補
助記憶装置28に書込むことで対応させることができる。
また、例えば、或る単位数ごとに被試験素子に対する試
験条件を変更したいこともある。このような場合でも、
その所定数の被試験素子を試験するときにだけ変更した
プログラムを書き込むことで、他と区別した特殊試験を
課すことができる。The temporary rewriting function of the program can be arbitrarily performed even during the execution of the test on the device under test. The test may be performed while changing the test conditions or the like according to the state of the device under test during the test. For example, when it is desired to determine the next test condition in accordance with the measurement value obtained during the test operation, the program changed in accordance with the measurement value can be written in the auxiliary storage device 28 to cope with it. .
Further, for example, it may be desired to change the test conditions for the device under test for every certain number of units. Even in such a case,
By writing the changed program only when testing the predetermined number of devices under test, a special test distinguishable from the others can be imposed.
これに対して、補助記憶装置28が設けられていない場
合の臨時処理をする流れ図は第3図Bに示すようにな
る。つまり、上位の処理装置21は汎用記憶装置27のどの
領域に臨時的プログラムを書込んだら良いのかを知るた
めに、メモリ管理ルーチンを呼び出して実行する。即
ち、 :メモリ管理ルーチンの中で汎用記憶装置27に残され
ている空きメモリ領域を探す。On the other hand, FIG. 3B is a flowchart showing the temporary processing when the auxiliary storage device 28 is not provided. That is, the upper-level processing device 21 calls and executes a memory management routine in order to know in which area of the general-purpose storage device 27 the temporary program should be written. That is: Search for a free memory area remaining in the general-purpose storage device 27 in the memory management routine.
:割り当てられたアドレスを設定する。: Set the assigned address.
:そのアドレスを歩進させながら臨時的プログラムを
汎用記憶装置27に書込む。: The temporary program is written into the general-purpose storage device 27 while the address is being incremented.
:所定の書き込みが終了したら下位の処理装置23に実
行アドレスを伝達し、臨時処理の実行を指示する。: When the predetermined writing is completed, the execution address is transmitted to the lower order processing device 23 to instruct execution of the temporary processing.
以上のように、この発明の補助記憶装置28を設けれ
ば、ICテストシステムの制御の変更が容易に且つ効率良
く行えることが、2つの流れ図での比較によっても明瞭
である。As described above, if the auxiliary storage device 28 of the present invention is provided, it is clear from the comparison between the two flowcharts that the control of the IC test system can be easily and efficiently changed.
また、制御プログラムを変更したり或いはそのデバッ
グをするにも、この発明の構成によれば、上位の処理装
置から変更プログラムを補助記憶装置に容易に書込むこ
とができ、しかも実時間でのデバッグが可能となる利点
もある。Further, according to the configuration of the present invention, the change program can be easily written from a higher-level processing device into the auxiliary storage device, and the control program can be debugged in real time. There is also an advantage that it becomes possible.
「発明の効果」 以上に説明したように、この発明によれば、上位の処
理装置は専らプログラム行の実行するを制御し、プログ
ラム行の実際の実行は下位の複数の処理装置に分散して
行われる階層構造による構成を採る。このような分散型
アーキテクチャによって処理速度の向上を図ると共に、
各階層毎に最適な命令語体系が使用され、制御信号が出
力されるまでの処理が非常に早くなり、被試験素子に対
する試験動作を高速にすることができる。[Effects of the Invention] As described above, according to the present invention, a higher-level processing device exclusively controls execution of a program line, and actual execution of a program line is distributed to a plurality of lower-level processing devices. The configuration based on the hierarchical structure performed is adopted. With such a distributed architecture, we can improve processing speed,
An optimum instruction word system is used for each layer, processing until a control signal is output becomes very fast, and a test operation on a device under test can be performed at high speed.
また、この発明の構成によれば、被試験素子に対する
試験の実行中に、その状況に応じた試験処理の変更を試
験速度を殆ど落とすことなく可能にするものであり、被
試験素子に対する試験を高速に実行することができる。Further, according to the configuration of the present invention, it is possible to change the test process according to the situation while executing the test on the device under test without substantially reducing the test speed. Can be executed at high speed.
第1図はこの発明の実施例を示す構成図、第2図はこの
発明の要部の例を示す図、第3図A及びBは臨時処理に
関するこの発明の流れ図及び従来の流れ図、第4図は従
来のICテストシステムの構成例を示す図である。 11:中央処理装置、12:制御線、13:ハードウェアモジュ
ール、14:マイクロプロセッサ、21:上位の処理装置、2
2:制御バス、23:下位の処理装置、24:制御線、25:ハー
ドウェアモジュール、26:マイクロプロセッサ、27:汎用
記憶装置、28:補助記憶装置。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing an example of a main part of the present invention, FIGS. 3A and 3B are a flowchart of the present invention relating to temporary processing and a conventional flowchart, and FIG. FIG. 1 is a diagram showing a configuration example of a conventional IC test system. 11: Central processing unit, 12: Control line, 13: Hardware module, 14: Microprocessor, 21: Host processing unit, 2
2: control bus, 23: lower processing unit, 24: control line, 25: hardware module, 26: microprocessor, 27: general-purpose storage device, 28: auxiliary storage device.
Claims (1)
命令、被試験素子の出力端子からの出力信号の測定命令
などの実行命令が行単位で記録されたテストプログラム
を行単位で読出してその読出した命令を複数の下位の処
理装置へ送る上位の処理装置と、 上記上位の処理装置から送られた命令を実行するに必要
とする各種制御乃至処理を、上記命令に応じたプログラ
ムを読み出して、複数のハードウェアモジュールに対し
て行う上記複数の下位の処理装置と、 上記下位の処理装置からの制御乃至処理に応じて被試験
素子にテスト信号を接続したり、被試験素子の出力信号
を測定したりする上記複数のハードウェアモジュールと
よりなり、 上記複数の下位の処理装置は送られた上記命令を実行す
るに必要なプログラムが記憶された汎用記憶装置を備え
ている他に、その汎用記憶装より小容量で、必ず特定の
番地から書き込まれ、またその特定の番地から実行され
る補助記憶装置を備えているICテストシステム。1. A test program in which an execution command such as a command for setting a control signal to an input terminal of a device under test and a command for measuring an output signal from an output terminal of the device under test is recorded in a line unit. A high-level processing device that sends the read instruction to a plurality of low-level processing devices; and a control or process required to execute the instruction sent from the high-level processing device. A plurality of lower-level processing units that read and execute the plurality of hardware modules; a test signal is connected to the device under test according to control or processing from the lower-level processing device; A plurality of hardware modules for measuring signals, and the plurality of lower-level processing units are general-purpose storages storing programs necessary for executing the transmitted instructions. Besides, a small capacity than the general storage instrumentation, always written from a particular address, also IC test system comprising an auxiliary storage device to be executed from that particular address that includes a location.
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---|---|---|---|
JP62133813A JP2583056B2 (en) | 1987-05-29 | 1987-05-29 | IC test system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62133813A JP2583056B2 (en) | 1987-05-29 | 1987-05-29 | IC test system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63298176A JPS63298176A (en) | 1988-12-05 |
JP2583056B2 true JP2583056B2 (en) | 1997-02-19 |
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Family Applications (1)
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---|---|---|---|
JP62133813A Expired - Fee Related JP2583056B2 (en) | 1987-05-29 | 1987-05-29 | IC test system |
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JP (1) | JP2583056B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1987
- 1987-05-29 JP JP62133813A patent/JP2583056B2/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7272765B2 (en) | 2003-03-31 | 2007-09-18 | Advantest Corporation | Test apparatus and test method for testing plurality of devices in parallel |
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JPS63298176A (en) | 1988-12-05 |
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