JPS6232559B2 - - Google Patents
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- JPS6232559B2 JPS6232559B2 JP56048048A JP4804881A JPS6232559B2 JP S6232559 B2 JPS6232559 B2 JP S6232559B2 JP 56048048 A JP56048048 A JP 56048048A JP 4804881 A JP4804881 A JP 4804881A JP S6232559 B2 JPS6232559 B2 JP S6232559B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はLSI不良解析におけるアドレスフエイ
ルメモリ制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an address fail memory control device for LSI failure analysis.
一般に、LSI不良解析装置におけるLSIメモリ
の試験評価においては、メモリセルに対する不良
分布を直感的に認識できるようにすることが好ま
しい。このLSIメモリの不良メモリセル分布を直
感的に認識できれば、メモリの行または列の不良
発見が容易となる。また、メモリに対するテスト
パターン等の各種パラメータを変化させ、それに
対するメモリのフエイル分布を調べることによ
り、メモリセル以外のメモリ周辺回路、例えばア
ドレスデコーダやセンス回路などのパラメータ依
頼性を発見できる。 Generally, in testing and evaluating LSI memories using an LSI failure analysis device, it is preferable to be able to intuitively recognize failure distribution for memory cells. If the distribution of defective memory cells in LSI memory can be intuitively recognized, it will be easier to discover defects in memory rows or columns. Further, by changing various parameters such as test patterns for the memory and examining the memory fail distribution in response to the changes, it is possible to discover parameter dependence of memory peripheral circuits other than memory cells, such as address decoders and sense circuits.
上記したようなLSIメモリのフエイル情報を格
納するアドレスフエイルメモリを制御する装置の
従来例を第１図に示す。この制御装置において
は、テストメモリ１に入力するアドレスはアドレ
スジエネレータ２にて発生される。このアドレス
ジエネレータ２におけるアドレス発生手法は、ア
ドレスレジスタ３の内容をマルチプレクサ４にて
選択して、その選択情報を演算回路５にて所定演
算し、この演算結果を再びアドレスレジスタ３に
セツトすることにより順次異なるアドレスを得、
このアドレスレジスタ３の内容をマルチプレクサ
６にて選択して所定のアドレスを得るようにして
いる。このマルチプレクサ６にて選択されたアド
レスは生成器７にて波形生成された後、テストメ
モリ１に加えられ、テストメモリ１のアドレス指
定を行ない、特定のデータを書き込み、指定番地
からその内容を読み出す。このテストメモリ１か
ら読み出された内容はコンパレータ８にて予じめ
記憶されている期待値と比較され、コンパレータ
８はその比較の結果、不良であるとフエイル情報
を送出する。一方、マルチプレクサ６で選択され
たアドレスは遅延回路９にて所定時間遅延された
後、マルチプレクサ１０を介してアドレスフエイ
ルメモリ１１に与えられるので、この指定アドレ
ス位置に上記コンパレータ８からのフエイル情報
が書き込まれる。従つて、テストメモリ１に対す
る試験終了後、アドレスフエイルメモリ１１には
テストメモリ１の不良アドレスに相当するフエイ
ル情報が書き込まれる。不良のフエイルアドレス
の読み出しは、マルチプレクサ１０でCPUによ
るアドレス制御に移し、CPUの制御のもとにア
ドレスフエイルメモリ１１からCPUへ不良アド
レスを読み込むようにしている。 FIG. 1 shows a conventional example of a device for controlling an address fail memory that stores fail information of an LSI memory as described above. In this control device, addresses input to the test memory 1 are generated by an address generator 2. The method of generating addresses in the address generator 2 is to select the contents of the address register 3 with the multiplexer 4, perform a predetermined operation on the selected information in the arithmetic circuit 5, and set the result of this operation in the address register 3 again. obtain different addresses sequentially by
The contents of this address register 3 are selected by a multiplexer 6 to obtain a predetermined address. After the address selected by the multiplexer 6 is waveform-generated by the generator 7, it is added to the test memory 1, the address of the test memory 1 is specified, specific data is written, and the contents are read from the specified address. . The content read from the test memory 1 is compared with a previously stored expected value by a comparator 8, and the comparator 8 sends out fail information if the result of the comparison is defective. On the other hand, the address selected by the multiplexer 6 is delayed for a predetermined time by the delay circuit 9 and then given to the address fail memory 11 via the multiplexer 10, so the fail information from the comparator 8 is placed at this designated address position. written. Therefore, after the test on the test memory 1 is completed, fail information corresponding to the defective address of the test memory 1 is written into the address fail memory 11. The reading of a defective fail address is transferred to address control by the CPU using the multiplexer 10, and the defective address is read from the address fail memory 11 to the CPU under the control of the CPU.
上記制御装置によれば、テストメモリ１に印加
されるアドレスとアドレスフエイルメモリ１１に
対する制御アドレスとが同一となつている。しか
し、上記テストメモリ１１の試験評価では、通
常、フオアグラウンドアドレス（当該メモリセル
を指定しているテストアドレス）とバツクグラウ
ンドアドレス（テストアドレス以外のメモリセル
に対するアドレス）とを変化させてパターン依頼
性を調べるため、上記フオアグラウンドアドレス
の内容がバツクグラウンドアドレスにより影響が
あつた場合（例えばバツクグラウンドアドレス書
込時に不良となつた場合）でもフオアグラウンド
アドレスの不良と扱かわれてしまう事になる。つ
まり従来装置では、テストメモリ１の不良位置が
フオアグラウンドアドレスの関数としてだけ表現
されていたので、不良原因がいずれのアドレス
（フオアグラウンドアドレスかバツクグラウンド
アドレス）によるものか区別がつかず、パターン
依頼性の解析が複雑かつ困難であつた。 According to the above control device, the address applied to the test memory 1 and the control address for the address fail memory 11 are the same. However, in the test evaluation of the test memory 11, the foreground address (the test address that specifies the memory cell) and the background address (the address for memory cells other than the test address) are usually changed to improve the pattern reliability. Because of this, even if the contents of the foreground address are affected by the background address (for example, if it becomes defective when writing the background address), it will be treated as a defective foreground address. In other words, in conventional equipment, the defect location in test memory 1 was expressed only as a function of the foreground address, so it was impossible to distinguish which address (foreground address or background address) was the cause of the defect, and the pattern request The analysis of gender was complicated and difficult.
本発明は上記の事情に鑑みてなされたもので、
テストメモリに対する印加アドレスとアドレスフ
エイルメモリに対するアドレス制御とを分離独立
させ、不良位置をフオアグラウンドアドレスの関
数としてだけでなく、バツクグラウンドアドレス
の関数としても表現できるようにすることによつ
て、テストメモリの行又は列の不良発見とパター
ン依頼性等の解析が短時間で簡単に実施できると
共に、完全な試験状態で不良原因を発見可能な
LSI不良解析用のアドレスフエイルメモリ制御装
置を提供することを目的とする。 The present invention was made in view of the above circumstances, and
The application address to the test memory and the address control to the address fail memory are separated and independent, and the defective location can be expressed not only as a function of the foreground address but also as a function of the background address. It is possible to discover defects in memory rows or columns and analyze pattern dependability, etc., in a short time and easily, and the cause of defects can be discovered in perfect testing conditions.
The purpose of this invention is to provide an address fail memory control device for LSI failure analysis.
以下、図面を参照して本発明の一実施例を詳細
に説明する。第２図は本発明のアドレスフエイル
メモリ制御装置を示しており、２１はアドレスを
発生するために入力されるアドレスを所定演算す
る演算回路、２２はこの演算回路２１からのアド
レスを格納するアドレスレジスタ、２３はこのレ
ジスタ２２からのアドレスを選択導出して上記演
算回路２１に導びくマルチプレクサで、これら演
算回路２１、アドレスレジスタ２２及びマルチプ
レクサ２３は後述するテストメモリ及びアドレス
フエイルメモリに与えるアドレスを発生するアド
レスジエネレータ２４として動作する。また、２
５はこのアドレスジエネレータ２４からのアドレ
スを選択するマルチプレクサ、２６はこのマルチ
プレクサ２５にて選択されたアドレス信号を波形
生成する生成器、２７はこの生成器２６からのア
ドレスにより番地指定されるLSI被試験デバイス
であるテストメモリ、２８はこのテストメモリ２
７からの出力と予じめ記憶されている期待値とを
比較し、比較の結果、不良の判定情報であるフエ
イル情報を送出するコンパレータである。さらに
２９は後述する選択回路によつてアドレスレジス
タ２２からのアドレス選択を切換え信号Ｄによつ
て切換えて所定のアドレスを導出するマルチプレ
クサ、３０はこのマルチプレクサ２９から導出さ
れるアドレスを所定時間遅延させる遅延回路、３
１はこの遅延回路３０からのアドレスを導出する
と共にCPUによつて読出時のアドレスが制御さ
れるマルチプレクサ、３２はこのマルチプレクサ
３１から導出されるアドレスによつて指定された
位置に前記コンパレータ２８からのフエイル情報
を格納すると共にCPUの制御のもとにその不良
アドレスをCPUへ送出するアドレスフエイルメ
モリである。 Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings. FIG. 2 shows an address fail memory control device according to the present invention, in which numeral 21 is an arithmetic circuit that performs a predetermined operation on an input address to generate an address, and 22 is an address that stores the address from this arithmetic circuit 21. A register 23 is a multiplexer that selectively derives an address from this register 22 and leads it to the arithmetic circuit 21. These arithmetic circuit 21, address register 22, and multiplexer 23 select and derive an address from this register 22 and guide it to the arithmetic circuit 21. It operates as an address generator 24 that generates addresses. Also, 2
5 is a multiplexer for selecting an address from this address generator 24, 26 is a generator for generating a waveform of the address signal selected by this multiplexer 25, and 27 is an LSI device addressed by the address from this generator 26. Test memory 28, which is a test device, is this test memory 2.
This is a comparator that compares the output from 7 with an expected value stored in advance, and sends out fail information, which is defect determination information, as a result of the comparison. Further, 29 is a multiplexer for deriving a predetermined address by switching the address selection from the address register 22 by a switching signal D by a selection circuit described later, and 30 is a delay for delaying the address derived from this multiplexer 29 by a predetermined time. circuit, 3
1 is a multiplexer which derives the address from this delay circuit 30 and whose address at the time of reading is controlled by the CPU; 32 which derives the address from the comparator 28 at the position specified by the address derived from this multiplexer 31; This is an address fail memory that stores fail information and sends the defective address to the CPU under the control of the CPU.
ところで前記アドレスレジスタ２２は、フオア
グラウンドアドレスおよびバツクグラウンドアド
レスを格納するレジスタとして４つのレジスタＡ
１〜Ａ４を割り当てている。これら４種類のレジ
スタＡ１〜Ａ４の機能は同一であり、任意のレジ
スタとして使用でき、またその使用目的はプログ
ラムで指定される。これらのアドレスレジスタ２
２からアドレスフエイルメモリ３２に与えるアド
レスはマルチプレクサ２９により制御される。こ
のマルチプレクサ２９の制御では、リアルタイム
に制御する、あるいはプログラマブルに固定制御
する等の方法がある。この制御は選択回路３３を
設け、この選択回路３３にて選択信号のタイミン
グで各種制御条件Ａ，Ｂ，Ｃに応じた信号Ｄを送
出して、マルチプレクサ２９のアドレス選択を制
御するようにしている。上記制御条件Ａは、マル
チプレクサ２５の制御条件Ｃと同じ内容でリアル
タイムに制御し、制御条件Ｂはマルチプレクサ２
９を制御する為の内容でリアルタイムに制御し、
さらに制御条件Ｃはプログラマブルに固定して制
御するものである。このようにしてプログラムで
自由にアドレス制御を可能としている。 By the way, the address register 22 has four registers A as registers for storing foreground addresses and background addresses.
1 to A4 are assigned. These four types of registers A1 to A4 have the same function and can be used as any register, and their purpose of use is specified by the program. These address registers 2
2 to address fail memory 32 is controlled by multiplexer 29. The multiplexer 29 may be controlled in real time or programmably in a fixed manner. For this control, a selection circuit 33 is provided, and this selection circuit 33 sends out a signal D corresponding to various control conditions A, B, and C at the timing of the selection signal to control the address selection of the multiplexer 29. . The control condition A is the same as the control condition C of the multiplexer 25 and is controlled in real time, and the control condition B is the same as the control condition C of the multiplexer 25.
Control in real time with the content to control 9.
Furthermore, the control condition C is programmably fixed and controlled. In this way, addresses can be freely controlled by a program.
上記制御装置において、今フオアグラウンドア
ドレスのメモリセルとバツクグラウンドアドレス
のメモリセルに対してフアンクシヨン試験を行な
うものとする。そこで選択回路３３において、出
力信号Ｄを制御条件Ｂによつて決定するものと
し、これによつてマルチプレクサ２９におけるア
ドレスを選択するものとすれば、アドレスレジス
タ２２のバツクグラウンドアドレスレジスタ（例
えばＡ３，Ａ４）からバツクグラウンドアドレス
をマルチプレクサ２９は選択導出する。一方、マ
ルチプレクサ２５は制御条件Ａによつてフオアグ
ラウンドアドレス（テストアドレス）レジスタ
（例えばＡ１，Ａ２）からフオアグラウンドアド
レスを選択導出する。前記マルチプレクサ２９か
らのバツクグラウンドアドレスは遅延回路３０及
びマルチプレクサ３１を介してアドレスフエイル
メモリ３２に供給される。一方、マルチプレクサ
２５からのフオアグラウンドアドレスは生成器２
６により波形生成され、テストメモリ２７に供給
される。この場合、テストメモリ２７のテストア
ドレスのメモリセルには任意の第１のデータを書
き込み、テストアドレス以外のメモリセルには前
記第１のデータとは異なる任意の第２のデータを
書き込む。このようにしてテストメモリ２７に書
き込まれたデータは、その後読み出されてコンパ
レータ２８に送出され、ここで書き込んだデータ
と読み出したデータとが比較され、両者が異なつ
た場合にはテストアドレスの不良となり、フエイ
ル情報がアドレスフエイルメモリ３２にマルチプ
レクサ３１からのバツクグラウンドアドレス指定
に従つて書き込まれる。このアドレスフエイルメ
モリ３２の内容をCPUに読み出すことによつて
種々のパターン解析がなされる。 In the above control device, it is assumed that a function test is now performed on the memory cell at the foreground address and the memory cell at the background address. Therefore, in the selection circuit 33, if the output signal D is determined according to the control condition B and the address in the multiplexer 29 is selected based on this, the background address registers of the address register 22 (for example, A3, A4 ), the multiplexer 29 selectively derives the background address. On the other hand, the multiplexer 25 selectively derives the foreground address from the foreground address (test address) registers (eg, A1, A2) according to the control condition A. The background address from the multiplexer 29 is supplied to an address fail memory 32 via a delay circuit 30 and a multiplexer 31. On the other hand, the foreground address from the multiplexer 25 is transmitted to the generator 2.
6 generates a waveform and supplies it to the test memory 27. In this case, arbitrary first data is written into the memory cell of the test address of the test memory 27, and arbitrary second data different from the first data is written into the memory cell other than the test address. The data written in the test memory 27 in this way is then read out and sent to the comparator 28, where the written data and the read data are compared, and if they are different, the test address is defective. Then, the fail information is written into the address fail memory 32 according to the background address designation from the multiplexer 31. Various pattern analyzes are performed by reading out the contents of this address fail memory 32 to the CPU.
上記のようにアドレスフエイルメモリ３２への
書き込みアドレスをバツクグラウンドアドレスに
固定しているので、テストアドレスの内容に影響
を与えている原因を発見したい場合には、テスト
アドレスの読み込み時の不良か、またはバツクグ
ラウンドアドレスの書き込み時に不良になるかの
区別が簡単に見分けることができる。これによつ
て、パターン依頼性などの解析が容易になると共
に完全な試験状態で不良原因が発見できることに
なる。 As mentioned above, the write address to the address fail memory 32 is fixed to the background address, so if you want to discover the cause that is affecting the contents of the test address, check whether there is a problem when reading the test address. It is easy to distinguish whether a failure occurs when writing a background address, or when a background address is written. This makes it easier to analyze pattern dependability and the like, and allows the cause of failure to be discovered in a perfect test state.
すなわち、マルチプレクサ２９に与える選択回
路３３からの出力Ｄをマルチプレクサ２５の制御
条件Ａと同じにし、アドレスフエイルメモリ３２
をフオアグラウンドアドレスA1，A2（テストア
ドレス）によつて制御することにより、第３図ａ
に示すようなフオアグラウンドアドレスを関数と
したフエイルマツプが得られる。ここでは、アド
レスフエイルメモリ３２のアドレスとテストメモ
リ２７のテストアドレスとが対応しているので、
テストメモリ２７に不良アドレスが存在するとこ
の不良アドレスと同じアドレスのアドレスフエイ
ルメモリ３２にフエイル情報（×印）が書き込ま
れる。しかし、上記アドレスフエイルメモリ３２
に書き込まれたフエイル情報には、テストメモリ
２７における選択したアドレスのメモリセルその
ものが不良である場合と、このアドレスのメモリ
セルは良品であるにもかかわらずロウ（行）方向
あるいはカラム（列）方向の他のメモリセルにデ
ータを書き込む時あるいは読み出す時に何等かの
影響で不良となつた場合とが混在している。この
ため、メモリセルそのものが不良なのかテストア
ドレスがロウまたはカラムのどちらかによつて影
響を受けているのかがわからない。 That is, the output D from the selection circuit 33 applied to the multiplexer 29 is made the same as the control condition A of the multiplexer 25, and the address fail memory 32
By controlling by the foreground addresses A 1 and A 2 (test addresses), the
A fail map with the foreground address as a function as shown in is obtained. Here, since the address of the address fail memory 32 and the test address of the test memory 27 correspond,
If a defective address exists in the test memory 27, fail information (x mark) is written in the address fail memory 32 at the same address as the defective address. However, the address fail memory 32
The fail information written to the There are also cases where the data becomes defective due to some influence when writing or reading data to other memory cells in the same direction. Therefore, it is unclear whether the memory cell itself is defective or whether the test address is affected by either the row or column.
そこで、上述したように選択回路３３の制御条
件を選択してマルチプレクサ２９によりアドレス
フエイルメモリ３２のアドレス制御を行なつて、
バツクグラウンドアドレスA3，A4によるテスト
を行なう。つまり、マルチプレクサ２９でバツク
グラウンドアドレスA3，A4を選択してアドレス
フエイルメモリ３２の中の１つのアドレスを選択
し、マルチプレクサ２５ではフオアグラウンドア
ドレスA1，A2を選択し、上記アドレスフエイル
メモリ３２のアドレスを固定した状態でテストメ
モリ２７のアドレスのみを第３図ｂに示すように
ロウ方向に動かして（カラム方向一定）不良が発
生するか否かテストするとともに、第３図ｃに示
すようにカラム方向に動かして（ロウ方向一定）
不良が発生するか否かテストする。この際、アド
レスフエイルメモリ３２の固定したアドレスに対
応するテストメモリ２７のアドレスは選択しな
い。そして、不良が発生した場合は、上記アドレ
スフエイルメモリ３２の固定されているアドレス
にフエイル情報を書き込む。従つて、この状態で
アドレスフエイルメモリ３２に書き込まれたフエ
イル情報は、バツクグラウンドアドレスA3，A4
を関数としたものとなる。 Therefore, as described above, by selecting the control conditions of the selection circuit 33 and controlling the address of the address fail memory 32 by the multiplexer 29,
Perform a test using background addresses A 3 and A 4 . That is, the multiplexer 29 selects the background addresses A 3 and A 4 to select one address in the address fail memory 32, and the multiplexer 25 selects the foreground addresses A 1 and A 2 to select the address file. With the address of the fail memory 32 fixed, only the address of the test memory 27 is moved in the row direction (fixed in the column direction) as shown in FIG. Move it in the column direction as shown in (row direction constant)
Test whether defects occur. At this time, the address in the test memory 27 that corresponds to the fixed address in the address fail memory 32 is not selected. If a failure occurs, fail information is written to a fixed address in the address fail memory 32. Therefore, the fail information written in the address fail memory 32 in this state is the background address A 3 , A 4
is a function.
次に、上記アドレスフエイルメモリ３２のアド
レスを変え、このアドレスを固定した状態で上記
テストメモリ２７のアドレスをロウ方向およびカ
ラム方向に変化させて、フエイル情報をアドレス
フエイルメモリ３２の上記固定したアドレスに書
き込む。このような動作を順次繰り返すことによ
り、アドレスフエイルメモリ３２にはメモリセル
相互間の影響によるフエイル情報が書き込まれ
る。このようにして得たフエイル情報と上記アド
レスフエイルメモリ３２とテストメモリ２７のア
ドレスを同じにして得たフエイル情報とを比較す
れば、上記第３図ａに示したように不良となつた
メモリセル（×印）がメモリセルそのものの不良
によるものか、ロウ方向にアドレスを動かした場
合（カラム一定）にこのロウ方向のメモリセルの
影響によつて不良が起きるのか、カラム方向にア
ドレスを動かした場合（ロウ一定）にこのカラム
方向の影響によつて不良が起こるのか、またはそ
れらにまつたく関係がないのかが区別できる。 Next, the address of the address fail memory 32 is changed, and while this address is fixed, the address of the test memory 27 is changed in the row direction and the column direction, and the fail information is stored in the fixed address of the address fail memory 32. Write to address. By sequentially repeating such operations, fail information due to the influence between memory cells is written into the address fail memory 32. Comparing the fail information obtained in this way with the fail information obtained by setting the addresses of the address fail memory 32 and the test memory 27 to be the same, it is found that the memory has become defective as shown in FIG. 3a. Is the cell (x marked) due to a defect in the memory cell itself, or is the defect caused by the influence of the memory cell in the row direction when the address is moved in the row direction (column constant)? (row is constant), it is possible to distinguish whether defects occur due to the effects of this column direction or whether they are completely unrelated.
このようにプログラムあるいは制御条件にてア
ドレスの選択制御をしているので各種のテスト結
果の解析をスムースに実施できる。 Since address selection is controlled by the program or control conditions in this way, various test results can be analyzed smoothly.
なお、前記アドレスレジスタ２２に４つ以上の
レジスタを設定してプログラムあるいは制御条件
により任意のレジスタを選択するようにしても良
い。 Note that four or more registers may be set in the address register 22, and any register may be selected according to a program or control conditions.
以上説明したように本発明によれば、テストメ
モリに対する印加アドレスとアドレスフエイルメ
モリに対するアドレス制御とを分離独立させ、不
良位置をフオアグラウンドアドレスの関数として
だけでなく、バツクグラウンドアドレスの関数と
しても表現できるようにすることによつて、行又
は列の不良発見とパターン依頼性等の解析が短時
間で簡単に実施できると共に、完全な試験状態で
不良原因を発見可能なLSI不良解析用のアドレス
フエイルメモリ制御装置を提供できる。 As explained above, according to the present invention, the application address to the test memory and the address control to the address fail memory are separated and independent, and the defective location can be determined not only as a function of the foreground address but also as a function of the background address. By being able to express it, it is possible to discover defects in rows or columns and analyze pattern dependability etc. easily in a short time, as well as address for LSI failure analysis that can discover the cause of failure in a complete test condition. A fail memory control device can be provided.
第１図は従来のアドレスフエイルメモリ制御装
置の回路構成図、第２図は本発明の一実施例に係
るアドレスフエイルメモリ制御装置の回路構成
図、第３図ａ，ｂ，ｃは第２図の装置により得ら
れたフエイルマツプである。
２１…演算回路、２２…アドレスレジスタ、２
３…マルチプレクサ、２４…アドレスジエネレー
タ、２５，２９，３１…マルチプレクサ、２６…
生成器、２７…テストメモリ、２８…コンパレー
タ、３０…遅延回路、３２…アドレスフエイルメ
モリ。
FIG. 1 is a circuit configuration diagram of a conventional address fail memory control device, FIG. 2 is a circuit configuration diagram of an address fail memory control device according to an embodiment of the present invention, and FIGS. This is a fail map obtained by the apparatus shown in Figure 2. 21...Arithmetic circuit, 22...Address register, 2
3... Multiplexer, 24... Address generator, 25, 29, 31... Multiplexer, 26...
Generator, 27...Test memory, 28...Comparator, 30...Delay circuit, 32...Address fail memory.
Claims (1)
スフエイルメモリ制御装置において、前記LSIメ
モリ及びアドレスフエイルメモリに与えるための
種々のアドレスを発生するアドレス発生手段と、
このアドレス発生手段で発生したアドレスから前
記LSIメモリに与えるテストアドレスを選択導出
する第１のマルチプレクサと、前記アドレス発生
手段で発生したアドレスから前記アドレスフエイ
ルメモリに与える所定のアドレスを選択導出する
第２のマルチプレクサと、選択信号に基づいて各
種制御条件に応じた制御条件信号を出力し、前記
第２のマルチプレクサによるアドレスの選択を制
御する選択回路と、前記第１のマルチプレクサに
よりアドレス指定された前記LSIメモリからの読
み出しデータを所定データと比較して不良の場合
にフエイル情報を出力する比較手段とを具備し、
前記第２のマルチプレクサで選択した前記アドレ
スフエイルメモリのアドレスに前記比較手段から
出力されたフエイル情報を書き込むようにして成
り、前記選択回路から出力される制御条件信号に
よる制御に基づいて前記第２のマルチプレクサで
選択した前記アドレスフエイルメモリのアドレス
を固定した状態で、前記第１のマルチプレクサに
よる前記LSIメモリのテストアドレスの選択導出
をロウ方向一定およびカラム方向一定に変化さ
せ、このLSIメモリからの読み出しデータを前記
比較手段で所定データと比較し、前記選択したア
ドレスフエイルメモリのアドレスにフエイル情報
を書き込むことにより不良解析を行なうことを特
徴とするアドレスフエイルメモリ制御装置。1. In an address fail memory control device for analyzing failures of LSI memory, address generating means generates various addresses to be applied to the LSI memory and address fail memory;
a first multiplexer for selectively deriving a test address to be applied to the LSI memory from the address generated by the address generation means; and a first multiplexer for selectively deriving a predetermined address to be applied to the address fail memory from the address generated by the address generation means. a selection circuit that outputs a control condition signal according to various control conditions based on a selection signal and controls the selection of an address by the second multiplexer; Comparing means for comparing read data from the LSI memory with predetermined data and outputting fail information in the case of a defect;
The fail information outputted from the comparison means is written to the address of the address fail memory selected by the second multiplexer, and the second With the address of the address fail memory selected by the multiplexer fixed, the selection derivation of the test address of the LSI memory by the first multiplexer is changed to constant in the row direction and constant in the column direction, and An address fail memory control device characterized in that failure analysis is performed by comparing read data with predetermined data by the comparison means and writing fail information to the selected address of the address fail memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048048A JPS57164497A (en) | 1981-03-31 | 1981-03-31 | Controlling device of address fail memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048048A JPS57164497A (en) | 1981-03-31 | 1981-03-31 | Controlling device of address fail memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164497A JPS57164497A (en) | 1982-10-09 |
| JPS6232559B2 true JPS6232559B2 (en) | 1987-07-15 |
Family
ID=12792439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56048048A Granted JPS57164497A (en) | 1981-03-31 | 1981-03-31 | Controlling device of address fail memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57164497A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050698A (en) * | 1983-08-26 | 1985-03-20 | Mitsubishi Electric Corp | Semiconductor testing device |
| EP0424612A3 (en) * | 1989-08-30 | 1992-03-11 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression for redundancy analysis of a memory |
| JP4941706B2 (en) * | 2006-03-23 | 2012-05-30 | 横河電機株式会社 | Memory test equipment |
| JP4706577B2 (en) * | 2006-07-11 | 2011-06-22 | 横河電機株式会社 | Signal processing apparatus and semiconductor integrated circuit test apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55113200A (en) * | 1979-02-22 | 1980-09-01 | Nec Corp | Checking method for ic memory |
-
1981
- 1981-03-31 JP JP56048048A patent/JPS57164497A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55113200A (en) * | 1979-02-22 | 1980-09-01 | Nec Corp | Checking method for ic memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57164497A (en) | 1982-10-09 |
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