JP2581318B2 - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は半導体集積回路装置、特
に内部に試験回路を有する半導体集積回路装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device having a test circuit therein.
【0002】[0002]
【従来の技術】集積回路装置は数mm角のチップ上に数
千個ないし数万個のトランジスタを集積した集積回路素
子をプラスチックやセラミックなどのパッケージに封入
したものであり、製造後内部回路が設計どおり動作する
かどうかを外部から調べるための試験回路が本来の回路
(実回路)と一緒に組み込まれているのが普通である。
特に大規模集積回路ともなると、この試験が確実にそし
て短時間にできるか否かが製品の信頼性にかかわるだけ
でなく、製品コストにも直接反映するため、試験回路の
設計は半導体集積回路装置のメーカーにとって極めて重
大な問題である。2. Description of the Related Art An integrated circuit device is an integrated circuit device in which thousands or tens of thousands of transistors are integrated on a chip of several mm square in a package made of plastic or ceramic. Usually, a test circuit for externally checking whether the circuit operates as designed is incorporated together with the original circuit (real circuit).
Especially for large-scale integrated circuits, whether this test can be performed reliably and in a short time not only affects product reliability but also directly affects product cost. Is an extremely important issue for some manufacturers.
【0003】図3(a)は従来の試験回路の一例を示
す。FIG. 3A shows an example of a conventional test circuit.
【0004】この試験回路は、特開昭62−15177
5号に開示されており、集積回路の内部で生成されるク
ロックφにより動作する4個のシフトレジスタQ1、Q
2、Q3、Q4が、前段のQ出力端子が次段のD入力端
子に接続されるようにして縦列接続されている。初段の
シフトレジスタQ1のD入力端子はテストデータ信号T
DATAが入力される外部端子に接続されている。This test circuit is disclosed in Japanese Patent Application Laid-Open No. Sho 62-15177.
No. 5, four shift registers Q1, Q4 operated by a clock φ generated inside the integrated circuit.
2, Q3 and Q4 are connected in cascade such that the Q output terminal of the previous stage is connected to the D input terminal of the next stage. The D input terminal of the first-stage shift register Q1 is connected to the test data signal T
It is connected to an external terminal to which DATA is input.
【0005】外部端子にテストデータ信号TDATAと
して図3(b)に示す信号a、b、c、d、e、fが入
力されると、シフトレジスタQ1〜Q4の出力がゲート
回路G0、G1、G2、G3、G4、G5によりデコー
ドされて所望パターンのテストモード信号m0、m1、
m2、m3、m4、m5が得られる。すなわち、テスト
データ信号TDATAとして図3(b)の信号aが外部
端子に入力されると、テストモード信号m0のみが
「H」、その他の信号m1〜m5は「L」のパターンと
なる。同様に外部端子に図3(b)の信号bが入力され
ると、テストモード信号m1のみが「H」、その他は
「L」のパターンとなる。以下同様に、信号cに対して
は信号m2のみが「H」、信号dに対しては信号m3の
みが「H」、信号eに対しては信号m4のみが「H」、
信号fに対しては信号m5のみが「H」となる。When the signals a, b, c, d, e, and f shown in FIG. 3B are input to the external terminals as the test data signal TDATA, the outputs of the shift registers Q1 to Q4 are output to the gate circuits G0, G1,. G2, G3, G4, G5 decode the test mode signals m0, m1,
m2, m3, m4, and m5 are obtained. That is, when the signal a in FIG. 3B is input to the external terminal as the test data signal TDATA, only the test mode signal m0 has an “H” pattern, and the other signals m1 to m5 have an “L” pattern. Similarly, when the signal b in FIG. 3B is input to the external terminal, only the test mode signal m1 has an "H" pattern, and the others have an "L" pattern. Similarly, only signal m2 is "H" for signal c, only signal m3 is "H" for signal d, only signal m4 is "H" for signal e,
Only the signal m5 becomes "H" for the signal f.
【0006】従来の試験回路のもうひとつの例は特開平
2−6774号に開示されている。この試験回路は、図
4にAで示すように、複数のデータフリップフロップが
縦列に接続されて構成されたn段のシフトレジスタ10
の各段の出力に対してひとつずつゲート11、12、・
・・1nが接続され、各ゲートの一方の入力端子にテス
トイネーブル信号TEを入力し、シフトレジスタ10の
初段にテスト用データTDATAとテスト用クロックT
CLKとを入力する。Another example of a conventional test circuit is disclosed in Japanese Patent Application Laid-Open No. 2-6774. As shown in FIG. 4A, the test circuit includes an n-stage shift register 10 having a plurality of data flip-flops connected in cascade.
Gates 11, 12,... One for each stage output
.. 1n are connected, a test enable signal TE is input to one input terminal of each gate, and test data TDATA and test clock T
CLK.
【0007】シフトレジスタ10はテスト用クロックT
CLKの立ち上がりでデータが前段から次段へとシフト
していくので、テストモード信号m0、m1、・・・m
n-1のうち期待するテストモード信号に対応しているシ
フトレジスタ内のデータフリップフロップに「H」デー
タがシフトしてくるようにテスト用データTDATAと
テスト用クロックTCLKを入力する。期待するデータ
フリップフロップまでデータがシフトしてきたらテスト
イネーブル信号TEを「H」にしてテストモード信号を
実回路Bに入力し、実回路Bをテストモード状態にす
る。The shift register 10 has a test clock T
Since the data shifts from the previous stage to the next stage at the rise of CLK, the test mode signals m0, m1,.
Test data TDATA and test clock TCLK are input so that "H" data is shifted to the data flip-flop in the shift register corresponding to the expected test mode signal out of n-1 . When data shifts to the expected data flip-flop, the test enable signal TE is set to "H", a test mode signal is input to the real circuit B, and the real circuit B is set in the test mode state.
【0008】[0008]
【発明が解決しようとする課題】後者の試験回路はシフ
トレジスタを構成しているデータフリップフロップの数
に対して設定可能なテストモードの数が少ないという問
題があった。また前者の試験回路ではシフトレジスタに
入力されるテスト用データを単純にシフトし、そのまま
ゲート処理しているだけなのでテスト用データTDAT
Aの入力端子やテスト用クロックTCLKの入力端子に
ノイズなどにより誤信号が入力された場合、通常使用時
にテストモードに入ってしまうという危険があった。The latter test circuit has a problem that the number of test modes that can be set is smaller than the number of data flip-flops constituting the shift register. In the former test circuit, the test data input to the shift register is simply shifted and the gate processing is performed as it is.
If an erroneous signal is input to the input terminal of A or the input terminal of the test clock TCLK due to noise or the like, there is a risk that the test mode is entered during normal use.
【0009】本発明は、試験回路を構成するシフトレジ
スタの数に対して数多くのテストモードが設定でき、ノ
イズなどにより容易にテストモードに入る危険の少ない
半導体集積回路装置の試験回路を提供することを目的と
する。An object of the present invention is to provide a test circuit for a semiconductor integrated circuit device in which a large number of test modes can be set for the number of shift registers constituting the test circuit, and there is little risk of entering the test mode easily due to noise or the like. With the goal.
【0010】[0010]
【0011】[0011]
【課題を解決するための手段】[Means for Solving the Problems]
本発明は上記の目的を達The present invention achieves the above objects.
成するために、テスト用データとテスト開始を指示するTo start the test and test data
データとを直列に取り込むことができるシフトレジスタShift register that can capture data and data in series
と、前記シフトレジスタから前記テスト用データを取りAnd fetching the test data from the shift register.
出し、取り出されたテスト用データをデコードしてテスOut, decode the extracted test data and test
トモード信号を生成する第1の回路と、前記シフトレジA first circuit for generating a shift mode signal;
スタから前記テスト開始を指示するデータを取り出し、Data from the tester to instruct the start of the test,
取り出されたデータからテスト開始指示信号を生成するGenerate test start instruction signal from extracted data
第2の回路とを有し、前記第1の回路は前記テスト開始A second circuit, wherein the first circuit starts the test.
指示信号に応答して前記テストモード信号を被試験回路The test mode signal in response to an instruction signal;
に供給するようにした。To be supplied.
【0012】[0012]
【0013】[0013]
【作用】シフトレジスタがテスト用データとテスト開始
を指示するデータとを直列に取り込み、第1の回路が前
記シフトレジスタから前記テスト用データを取り出すと
ともに取り出したテスト用データをデコードしてテスト
モード信号を生成し、第2の回路が前記シフトレジスタ
から前記テスト開始を指示するデータを取り出すととも
に取り出したデータからテスト開始指示信号を生成し、
さらに、前記第1の回路は前記テスト開始指示信号に応
答して前記テストモード信号を被試験回路に供給する。 [Function] Shift register starts test data and test
Is input in series with the data indicating
When the test data is taken out from the shift register
Decode and test the test data taken together
A second circuit for generating a mode signal;
And the data for instructing the start of the test is extracted from
Generates a test start instruction signal from the extracted data,
Further, the first circuit responds to the test start instruction signal.
In response, the test mode signal is supplied to the circuit under test.
【0014】[0014]
【実施例】以下、本発明を図面に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【0015】図1は半導体集積回路装置の試験回路の表
記法について説明する例の図であり、同図(a)は半導
体集積回路装置の試験回路の回路図、同図(b)に示す
表記法は同図(c)に示す回路の略記である。FIG . 1 is a table of a test circuit of a semiconductor integrated circuit device.
It is a figure of the example explaining a notation, and the figure (a) is a semiconductor.
The circuit diagram of the test circuit of the body integrated circuit device, and the notation shown in FIG. 3B is an abbreviation of the circuit shown in FIG.
【0016】この試験回路は、テスト用クロックTCL
Kで動作するn個のデータフリップフロップQ1、Q
2、Q3、・・・Qnが前段のQ出力端子が次段のD入
力端子に接続されるように縦列に接続されたn段のシフ
トレジスタと、各データフリップフロップの出力信号
Q、をその組み合わせ数が最大となるようにデコード
する論理回路G10、G11、G12、G13、・・・
により構成されており、各論理回路の出力をテストモー
ド信号m0、m1、m2、m3、・・・m(2n −1)
とする。すなわちn段のシフトレジスタの場合は2n 個
のテストモード信号が出力される。各論理回路G10、
G11、G12、・・・のひとつの入力端子はテストイ
ネーブル信号TEの入力端子に接続されており、シフト
レジスタの初段のデータフリップフロップQ1のD入力
端子はテスト用データTDATAの入力端子に接続され
ている。This test circuit includes a test clock TCL
N data flip-flops Q1, Q
2, Q3,..., Qn are connected to an n-stage shift register connected in cascade such that the Q output terminal of the preceding stage is connected to the D input terminal of the next stage, and the output signal Q of each data flip-flop. Logic circuits G10, G11, G12, G13,... For decoding to maximize the number of combinations
, And outputs the output of each logic circuit to test mode signals m0, m1, m2, m3,..., M (2 n -1).
And That is, in the case of an n-stage shift register, 2 n test mode signals are output. Each logic circuit G10,
One input terminal of G11, G12,... Is connected to the input terminal of the test enable signal TE, and the D input terminal of the first-stage data flip-flop Q1 of the shift register is connected to the input terminal of the test data TDATA. ing.
【0017】次に4段のシフトレジスタの場合について
動作を説明する。Next, the operation in the case of a four-stage shift register will be described.
【0018】図1(d)はタイミングチャートを示して
おり、シフトレジスタを構成している各データフリップ
フロップはテスト用クロックTCLKの立ち上がりで動
作するので、テスト用データTDATAからテスト用ク
ロックTCLKの立ち下がりで変化する信号を入力して
いき、所望のテストモード信号がデコードされるように
シフトレジスタにテスト用データを入力していく。FIG. 1D shows a timing chart. Since each data flip-flop constituting the shift register operates at the rising edge of the test clock TCLK, the rising edge of the test clock TCLK starts from the test data TDATA. A signal that changes at the falling edge is input, and test data is input to the shift register so that a desired test mode signal is decoded.
【0019】次に所望のテストモード信号がデコードさ
れる状態までシフトレジスタのデータがシフトしてきた
らテストイネーブル信号TEを「H」にして所望のテス
トモード信号をアクティブにする。図1(d)のタイミ
ングチャートはテストモード信号m1とm2をアクティ
ブにする場合を示す。この例ではn段のシフトレジスタ
で2n個のテストモード信号を出力することができる。Next, when the data in the shift register has been shifted until the desired test mode signal is decoded, the test enable signal TE is set to "H" to activate the desired test mode signal. The timing chart of FIG. 1D shows a case where the test mode signals m1 and m2 are activated. Can output the 2 n test mode signal in the shift register in this example the n stages.
【0020】図2(a)は本発明による半導体集積回路
装置の試験回路の一実施例の回路図であり、(b)はタ
イミングチャートである。FIG. 2A is a circuit diagram of an embodiment of a test circuit of a semiconductor integrated circuit device according to the present invention, and FIG. 2B is a timing chart.
【0021】この実施例は6個のデータフリップフロッ
プQ1ないしQ6で構成した6段のシフトレジスタの試
験回路であり、前3段のデータフリップフロップQ1〜
Q3の出力信号を図1(a)に示した例と同様にデコー
ド用のデータとして使用し、後3段のデータフリップフ
ロップQ4〜Q6の出力信号をスタートコマンド用デー
タとして使用する。本実施例は図1(a)に示した例に
スタートコマンド検出回路(図中に破線で示してある)
1を追加したものである。This embodiment is a test circuit for a six-stage shift register composed of six data flip-flops Q1 to Q6.
The output signal of Q3 is used as data for decoding in the same manner as in the example shown in FIG. 1A , and the output signals of data flip-flops Q4 to Q6 in the latter three stages are used as data for a start command. In this embodiment, a start command detection circuit (shown by a broken line in the figure ) is added to the example shown in FIG.
1 is added.
【0022】スタートコマンド検出回路1では、データ
フリップフロップQ4〜Q6の出力信号3ビットとテス
ト用クロックTCLKの反転信号とを入力信号とする4
入力ANDゲートG15の出力端子がRSラッチ回路
(破線で示してある)1aの一方の入力端子(以下では
「セット入力端子」という)に接続され、RSラッチ回
路1aを構成しているリセット側の3入力NORゲート
G16の出力(以下では「RSラッチ回路の出力」とい
う)は各テストモード信号m0〜m7を発生させるデコ
ード用の論理回路G20〜G27にテストイネーブル信
号TEとして入力されるとともに、テスト用クロックT
CLKとともに2入力ANDゲートG17に入力される
ようになっている。ANDゲートG17の出力は、シス
テムリセット信号が一方の入力端子に入力されている2
入力ORゲートG18の他方の入力端子に入力されるよ
うになっており、このORゲートG18の出力はシフト
レジスタを構成している各データフリップフロップQ1
〜Q6のリセット端子Rに入力されるようになってい
る。またORゲート18の出力は、一方の入力端子にテ
スト用クロックTCLKの反転信号が入力されている2
入力ANDゲートG19の他方の入力端子に接続され、
このANDゲートG19の出力はRSラッチ回路1aの
他方の入力端子(以下では「リセット入力端子」とい
う)に入力するように接続されている。またRSラッチ
回路1aのリセット入力端子にはシステムリセット信号
が入力されるようになっている。In the start command detecting circuit 1, three bits of output signals of the data flip-flops Q4 to Q6 and an inverted signal of the test clock TCLK are used as input signals.
An output terminal of the input AND gate G15 is connected to one input terminal (hereinafter, referred to as a "set input terminal") of an RS latch circuit (shown by a broken line) 1a, and a reset side of the RS latch circuit 1a. The output of the three-input NOR gate G16 (hereinafter referred to as "the output of the RS latch circuit") is input as a test enable signal TE to the logic circuits G20 to G27 for generating the test mode signals m0 to m7, and the test is performed. Clock T
The signal is input to a two-input AND gate G17 together with CLK. The output of the AND gate G17 is a signal which is input to one input terminal of the system reset signal.
An input is provided to the other input terminal of the input OR gate G18, and the output of the OR gate G18 is provided to each data flip-flop Q1 constituting the shift register.
QQ6 to the reset terminal R. The output of the OR gate 18 has an input terminal to which an inverted signal of the test clock TCLK is input.
Connected to the other input terminal of the input AND gate G19,
The output of the AND gate G19 is connected so as to be input to the other input terminal (hereinafter, referred to as “reset input terminal”) of the RS latch circuit 1a. A system reset signal is input to a reset input terminal of the RS latch circuit 1a.
【0023】次に図2(b)に示したタイミングチャー
トを参照して動作を説明する。Next, the operation will be described with reference to the timing chart shown in FIG.
【0024】図1(a)、(d)に示した例と同様にテ
スト用データTDATAからテスト用クロックTCLK
の立ち下がりで変化する信号を入力していき、データフ
リップフロップQ4、Q5、Q6のQ出力がすべて
「H」になったとき、テスト用クロックTCLKの立ち
下がりのタイミングでスタートコマンド検出回路1内の
RSラッチ回路1aがセット状態となり、RSラッチ回
路1aの出力が「H」となり、テストイネーブル信号T
Eが「H」となるので、データフリップフロップQ1〜
Q3の出力信号をデコードした論理回路がアクティブ状
態になる。図2(b)のタイミングチャートではテスト
モード信号m2とm1がアクティブになった場合を示
す。またテストイネーブル信号TEが「H」となってい
るテストモード期間中テストモード動作が終了したら次
のテスト用クロックTCLKの「H」信号でシフトレジ
スタにリセットをかけ、テスト用クロックTCLKの
「L」信号でスタートコマンド検出回路1内のRSラッ
チ回路1aにリセットをかけ初期状態にもどる。As in the example shown in FIGS. 1A and 1D, the test clock TCLK is converted from the test data TDATA.
When the Q outputs of the data flip-flops Q4, Q5, and Q6 all become "H", the start command detection circuit 1 falls at the falling timing of the test clock TCLK. Is set to the set state, the output of the RS latch circuit 1a becomes "H", and the test enable signal T
Since E becomes “H”, the data flip-flops Q1 to Q1
The logic circuit that has decoded the output signal of Q3 becomes active. The timing chart of FIG. 2B shows a case where the test mode signals m2 and m1 are activated. When the test mode operation is completed during the test mode period in which the test enable signal TE is "H", the shift register is reset by the "H" signal of the next test clock TCLK, and the "L" of the test clock TCLK is reset. The signal resets the RS latch circuit 1a in the start command detection circuit 1 and returns to the initial state.
【0025】図2(b)ではスタートコマンド検出回路
1がデータフリップフロップQ4〜Q6のすべての出力
を「H」として設定したが、データフリップフロップQ
4〜Q6のQ出力およびQ出力を任意に選択したり、ゲ
ートG1の論理を変えることによりスタートコマンドは
自由に設定できる。またシフトレジスタを構成するデー
タフリップフロップの数を増すことによりスタートコマ
ンドのビット数を増加させ、ノイズなどの誤信号による
テストモードへの進入を防ぐ安全性を増したり、デコー
ド回路のデータ用のデータフリップフロップをn個に増
せばテストモードの数は2n 個に容易に増加することが
できる。In FIG. 2B, the start command detecting circuit 1 sets all outputs of the data flip-flops Q4 to Q6 to "H".
The start command can be freely set by arbitrarily selecting the Q output and Q output of 4-Q6 and changing the logic of the gate G1. Also, by increasing the number of data flip-flops that compose the shift register, the number of bits of the start command is increased to increase the safety of entering test mode due to erroneous signals such as noise, and to increase the data for decoding circuit data. If the number of flip-flops is increased to n, the number of test modes can be easily increased to 2 n .
【0026】[0026]
【発明の効果】以上説明したように、本発明によれば、
シフトレジスタから出力される各信号を論理回路により
所定の論理でデコードしてテストモード信号を生成する
ようにしたので、n個のシフトレジスタを使用すれば最
大2n 個のテストモード信号を作り出すことができる。
またスタートコマンド検出回路を付加することによって
通常使用時にノイズなどの誤信号により容易にテストモ
ードに入らないようにすることができ、誤動作防止の安
全性を高めることができる。As described above, according to the present invention,
Since each signal output from the shift register is decoded by a logic circuit with a predetermined logic to generate a test mode signal, a maximum of 2 n test mode signals can be generated by using n shift registers. Can be.
Further, by adding a start command detection circuit, it is possible to prevent the test mode from being easily entered due to an erroneous signal such as noise during normal use, and to enhance the safety of malfunction prevention.
【図1】半導体集積回路装置の試験回路の表記法につい
て説明する例の図であり、(a)は半導体集積回路装置
の試験回路の回路図、(b)は(c)に示した回路表記
法の略記法を示し、(d)はタイミングチャートを示
す。FIG. 1 shows a notation of a test circuit of a semiconductor integrated circuit device .
FIG. 3A is a diagram of an example to be described, and FIG.
Circuit diagram of the test circuit, (b) shows a shorthand circuit notation shown (c), the show (d) is a timing chart.
【図2】(a)は本発明による半導体集積回路装置の試
験回路の一実施例の回路図であり、(b)はタイミング
チャートである。FIG. 2A is a circuit diagram of an embodiment of a test circuit of a semiconductor integrated circuit device according to the present invention, and FIG. 2B is a timing chart.
【図3】(a)は従来の半導体集積回路の試験回路の一
例、(b)はタイミングチャートを示す。FIG. 3A shows an example of a test circuit of a conventional semiconductor integrated circuit, and FIG. 3B shows a timing chart.
【図4】従来の半導体集積回路の試験回路の他の例を示
す。FIG. 4 shows another example of a test circuit of a conventional semiconductor integrated circuit.
Q1〜Q6、Qn データフリップフロップ G15〜G19 ゲート G10〜G13、G20〜G27 論理回路 m0〜m7 テストモード信号 TDATA テスト用データ TCLK テスト用クロック TE テストイネーブル信号 Q1 to Q6, Qn Data flip-flop G15 to G19 Gate G10 to G13, G20 to G27 Logic circuit m0 to m7 Test mode signal TDATA Test data TCLK Test clock TE Test enable signal
Claims (2)
データとを直列に取り込むことができるシフトレジスタ
と、 前記シフトレジスタから前記テスト用データを取り出
し、取り出されたテスト用データをデコードしてテスト
モード信号を生成する第1の回路と、 前記シフトレジスタから前記テスト開始を指示するデー
タを取り出し、取り出されたデータからテスト開始指示
信号を生成する第2の回路とを有し、 前記第1の回路は前記テスト開始指示信号に応答して前
記テストモード信号を被試験回路に供給する ことを特徴
とする半導体集積回路装置。A shift register for serially fetching test data and data for instructing test start; fetching the test data from the shift register; decoding the fetched test data to a test mode; has a first circuit for generating a signal, retrieves the data indicating the test start from the shift register, and a second circuit for generating a test start signal from the retrieved data, wherein the first circuit In response to the test start instruction signal
A semiconductor integrated circuit device for supplying the test mode signal to a circuit under test .
ップフロップを縦列接続して成る請求項1に記載の半導
体集積回路装置。2. The method according to claim 1, wherein the shift register includes a plurality of data free registers.
The semiconductor integrated circuit device according to claim 1, wherein flip-flops are connected in cascade .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5173748A JP2581318B2 (en) | 1993-06-21 | 1993-06-21 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5173748A JP2581318B2 (en) | 1993-06-21 | 1993-06-21 | Semiconductor integrated circuit device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0777557A JPH0777557A (en) | 1995-03-20 |
JP2581318B2 true JP2581318B2 (en) | 1997-02-12 |
Family
ID=15966405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5173748A Expired - Fee Related JP2581318B2 (en) | 1993-06-21 | 1993-06-21 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2581318B2 (en) |
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---|---|---|---|---|
KR100396789B1 (en) * | 2000-10-11 | 2003-09-02 | 주식회사 하이닉스반도체 | Function change circuit for semiconductor memory device |
KR100507867B1 (en) * | 2001-12-14 | 2005-08-18 | 주식회사 하이닉스반도체 | Semiconductor memory device having data bus sense amplifier |
JP2007232626A (en) * | 2006-03-02 | 2007-09-13 | Denso Corp | Test mode setting circuit |
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JPH04181186A (en) * | 1990-11-15 | 1992-06-29 | Sharp Corp | Test mode setting circuit for integrated circuit |
-
1993
- 1993-06-21 JP JP5173748A patent/JP2581318B2/en not_active Expired - Fee Related
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Publication number | Publication date |
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JPH0777557A (en) | 1995-03-20 |
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