JP2574896B2 - フィールド判別装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はフィールド判別装置に関し、特に、映像信
号と各種同期信号とを含む複合同期信号において、該複
合映像信号を構成する偶数フィールドと奇数フィールド
との別を判別する装置に関するものである。
号と各種同期信号とを含む複合同期信号において、該複
合映像信号を構成する偶数フィールドと奇数フィールド
との別を判別する装置に関するものである。
第７図は例えば、特開昭63−133766号公報された従来
のフィールド判別装置の構成を示す回路図であり、図に
おいて、Ａは複合映像信号から分離された複合同期信号
（水平同期信号と垂直同期信号とを含む）、12,13は複
合同期信号が順次入力される単安定マルチバイブレータ
（以下、マルチバイブレータと称する）で、このマルチ
バイブレータ12,13には、それぞれ抵抗R1,R2およびコン
デンサC1,C2が設けられている。マルチバイブレータ12
の出力端子Ｑの出力信号Ｂは、マルチバイブレータ13の
入力端子Ａに与えられるとともにAND回路14の一方の入
力端子に与えられる。AND回路14の他方の入力端子に
は、マルチバイブレータ13の出力端子Ｑの出力信号Ｃが
入力され、AND回路14の出力Ｄは水平同期信号として取
り出される。
のフィールド判別装置の構成を示す回路図であり、図に
おいて、Ａは複合映像信号から分離された複合同期信号
（水平同期信号と垂直同期信号とを含む）、12,13は複
合同期信号が順次入力される単安定マルチバイブレータ
（以下、マルチバイブレータと称する）で、このマルチ
バイブレータ12,13には、それぞれ抵抗R1,R2およびコン
デンサC1,C2が設けられている。マルチバイブレータ12
の出力端子Ｑの出力信号Ｂは、マルチバイブレータ13の
入力端子Ａに与えられるとともにAND回路14の一方の入
力端子に与えられる。AND回路14の他方の入力端子に
は、マルチバイブレータ13の出力端子Ｑの出力信号Ｃが
入力され、AND回路14の出力Ｄは水平同期信号として取
り出される。
また、マルチバイブレータ12,13と関連して、Ｄ型フ
リップフロップ回路（以下、DFF回路と称する）15,16が
設けられている。DFF回路15のデータ入力端子Ｄには、
上記複合同期信号Ａが入力され、クロック入力端子CKに
はマルチバイブレータ12の出力端子からの出力信号
が入力される。DFF回路15の出力端子の出力信号Ｅ
は、垂直同期信号として取り出され、出力端子ＱはDFF
回路16のデータ入力端子Ｄに接続され、またJK型フリッ
プフロップ回路（以下、JKFF回路と称する）17のクロッ
ク入力端子CKに入力される。
リップフロップ回路（以下、DFF回路と称する）15,16が
設けられている。DFF回路15のデータ入力端子Ｄには、
上記複合同期信号Ａが入力され、クロック入力端子CKに
はマルチバイブレータ12の出力端子からの出力信号
が入力される。DFF回路15の出力端子の出力信号Ｅ
は、垂直同期信号として取り出され、出力端子ＱはDFF
回路16のデータ入力端子Ｄに接続され、またJK型フリッ
プフロップ回路（以下、JKFF回路と称する）17のクロッ
ク入力端子CKに入力される。
DFF回路16のクロック入力端子CKには、マルチバイブ
レータ12の出力端子からの信号が入力され、出力端子
Ｑからの出力信号Ｆが３入力NAND回路18に入力される。
このNAND回路18には、さらに前記垂直同期信号Ｅと水平
同期信号Ｄとが入力される。
レータ12の出力端子からの信号が入力され、出力端子
Ｑからの出力信号Ｆが３入力NAND回路18に入力される。
このNAND回路18には、さらに前記垂直同期信号Ｅと水平
同期信号Ｄとが入力される。
また、NAND回路18の出力信号Ｇは前記JKFF回路17のク
リア入力端子CLRに入力され、入力端子J,Kには共通電位
が与えられる。このJKFF回路17の出力端子Ｑの出力信号
Ｈがフィールドの判別信号として、後述するように取り
出される。
リア入力端子CLRに入力され、入力端子J,Kには共通電位
が与えられる。このJKFF回路17の出力端子Ｑの出力信号
Ｈがフィールドの判別信号として、後述するように取り
出される。
以下、第７図ないし第９図は参照してフィールド判別
装置11の動作について説明する。
装置11の動作について説明する。
第８図及び第９図は前記フィールド判別装置11の動作
を説明するためのタイミングチャートである。マルチバ
イブレータ12には第８図に示す複合同期信号Ａが入力さ
れ、出力端子Ｑには第８図の信号Ｂが出力される。この
信号Ｂは複合同期信号Ａの立ち下りエッジで取り出さ
れ、パルス幅W1は、下式のように定められる。
を説明するためのタイミングチャートである。マルチバ
イブレータ12には第８図に示す複合同期信号Ａが入力さ
れ、出力端子Ｑには第８図の信号Ｂが出力される。この
信号Ｂは複合同期信号Ａの立ち下りエッジで取り出さ
れ、パルス幅W1は、下式のように定められる。
W1＝R1・C1・Ｋ …（１） ここで、第（１）式におけるR1,C1は、マルチバイブ
レータ12に設けられている抵抗R1,C1の抵抗値、及び静
電容量をそれぞれ表す。マルチバイブレータ13に設けら
れた抵抗R2およびコンデンサC2についても同様の表記を
行なう。なお、Ｋは定数である。
レータ12に設けられている抵抗R1,C1の抵抗値、及び静
電容量をそれぞれ表す。マルチバイブレータ13に設けら
れた抵抗R2およびコンデンサC2についても同様の表記を
行なう。なお、Ｋは定数である。
この信号Ｂはマルチバイブレータ13に入力され、出力
信号Ｃは第８図に示すように、パルス幅W2、 W2＝R2・C2・Ｋ …（２） を有するパルス列となる。ここで、前記パルス幅W1は、
後述するように信号Ｂの周期である水平同期信号周期の
63.5μｓ以下である必要があり、また上記パルス幅W2は
後述するように上記63.5μｓ以上であって、かつ（63.5
×２−W1）μｓ以下の必要がある。マルチバイブレータ
12,13から得られた信号B,Cは、AND回路14に入力され第
８図に示す水平同期信号Ｄが得られる。
信号Ｃは第８図に示すように、パルス幅W2、 W2＝R2・C2・Ｋ …（２） を有するパルス列となる。ここで、前記パルス幅W1は、
後述するように信号Ｂの周期である水平同期信号周期の
63.5μｓ以下である必要があり、また上記パルス幅W2は
後述するように上記63.5μｓ以上であって、かつ（63.5
×２−W1）μｓ以下の必要がある。マルチバイブレータ
12,13から得られた信号B,Cは、AND回路14に入力され第
８図に示す水平同期信号Ｄが得られる。
一方、DFF回路15においては、入力された複合同期信
号Ａを、クロック入力となる信号の立ち上りエッジで
取り出し、従って反転出力信号Ｅとして第８図に示すよ
うに、複合同期信号中の垂直同期信号が得られる。また
DFF回路15の非反転出力は、DFF回路16のデータ入力と
なり、マルチバイブレータの反転出力によってDFF回路1
5と同期されて動作する。従って、第８図の垂直同期信
号Ｅがバイレベルに切り換えられる時刻t1よりも、信号
Ｂの１周期遅れた時刻t2で、DFF回路16の出力Ｆのレベ
ルが切り換えられる。
号Ａを、クロック入力となる信号の立ち上りエッジで
取り出し、従って反転出力信号Ｅとして第８図に示すよ
うに、複合同期信号中の垂直同期信号が得られる。また
DFF回路15の非反転出力は、DFF回路16のデータ入力と
なり、マルチバイブレータの反転出力によってDFF回路1
5と同期されて動作する。従って、第８図の垂直同期信
号Ｅがバイレベルに切り換えられる時刻t1よりも、信号
Ｂの１周期遅れた時刻t2で、DFF回路16の出力Ｆのレベ
ルが切り換えられる。
すなわちマルチバイブレータ12で取り出される信号Ｂ
は、複合同期信号Ａの等価パルス19と同一周期であり、
すなわち信号E,Fの間には水平同期信号Ｄの周期Ｈにつ
いて、H/2だけ位相のずれを生じている。
は、複合同期信号Ａの等価パルス19と同一周期であり、
すなわち信号E,Fの間には水平同期信号Ｄの周期Ｈにつ
いて、H/2だけ位相のずれを生じている。
ここで、上記水平同期信号D,垂直同期信号Ｅおよび遅
延垂直同期信号Ｆの間の位相関係は、第８図に示すよう
にたとえば奇数フィールドにおいては、これらが全てハ
イレベルとなる期間はなく、偶数フィールドではこれら
が全てハイレベルとなる期間が存在している。これは垂
直同期信号Ｅと水平同期信号Ｄとの位相のずれ、すなわ
ち第８図に示される複合同期信号Ａの、垂直同期信号の
前後の等価パルス19の数が奇数フィールドと偶数フィー
ルドとの間で、奇数個（実際には１つ）だけ異なってい
ることに起因している。
延垂直同期信号Ｆの間の位相関係は、第８図に示すよう
にたとえば奇数フィールドにおいては、これらが全てハ
イレベルとなる期間はなく、偶数フィールドではこれら
が全てハイレベルとなる期間が存在している。これは垂
直同期信号Ｅと水平同期信号Ｄとの位相のずれ、すなわ
ち第８図に示される複合同期信号Ａの、垂直同期信号の
前後の等価パルス19の数が奇数フィールドと偶数フィー
ルドとの間で、奇数個（実際には１つ）だけ異なってい
ることに起因している。
従って、NAND回路18の出力は第８図に示す偶数フィー
ルドにおいて、前記各信号D,E,Fが全てハイレベルとな
る期間Ｐにおいてのみ立ち下がる。すなわちこのような
信号ＧをJKFF回路17のクリア入力として与え、さらにDF
F回路15からの反転出力をクロック入力として与える
ことにより、JKFF回路17にいわゆるトグル動作を行わせ
る。すなわち第９図に示すように、ローレベルであった
信号Ｈについて、が時刻t3で立ち下がるとき、出力信
号Ｈはハイレベルに切り換えられ、すぐに時刻t4でクリ
ア入力信号Ｇが入力されてローレベルとされ、時刻t5で
クロック入力が立ち下がると再びハイレベルに切り換え
られ、時刻t6でクロック信号が立ち下がるとローレベル
に切り換えられる。続いて時刻t7でクリア入力Ｇが入力
されても現在ローレベルであり、従って信号は反転しな
い。
ルドにおいて、前記各信号D,E,Fが全てハイレベルとな
る期間Ｐにおいてのみ立ち下がる。すなわちこのような
信号ＧをJKFF回路17のクリア入力として与え、さらにDF
F回路15からの反転出力をクロック入力として与える
ことにより、JKFF回路17にいわゆるトグル動作を行わせ
る。すなわち第９図に示すように、ローレベルであった
信号Ｈについて、が時刻t3で立ち下がるとき、出力信
号Ｈはハイレベルに切り換えられ、すぐに時刻t4でクリ
ア入力信号Ｇが入力されてローレベルとされ、時刻t5で
クロック入力が立ち下がると再びハイレベルに切り換え
られ、時刻t6でクロック信号が立ち下がるとローレベル
に切り換えられる。続いて時刻t7でクリア入力Ｇが入力
されても現在ローレベルであり、従って信号は反転しな
い。
以下、同様にして、偶数フィールドの場合はローレベ
ルであり、奇数フィールドの場合はハイレベルとなるフ
ィールドの判別信号Ｈを得ることができる。この判別信
号Ｈによって複合映像信号中の各フィールドが奇数フィ
ールドであるか、偶数フィールドであるかを判別するこ
とができる。
ルであり、奇数フィールドの場合はハイレベルとなるフ
ィールドの判別信号Ｈを得ることができる。この判別信
号Ｈによって複合映像信号中の各フィールドが奇数フィ
ールドであるか、偶数フィールドであるかを判別するこ
とができる。
従来のフィールド判別装置は以上のように構成されて
いるので、複合同期信号にノズルが混入した場合や、水
平同期信号が欠落した場合には、すぐ誤動作をするとい
う欠点があり、特にVTRの複合映像信号では垂直同期信
号でヘッドが切り替り、水平同期信号が欠落することが
あるため誤動作が多い。
いるので、複合同期信号にノズルが混入した場合や、水
平同期信号が欠落した場合には、すぐ誤動作をするとい
う欠点があり、特にVTRの複合映像信号では垂直同期信
号でヘッドが切り替り、水平同期信号が欠落することが
あるため誤動作が多い。
第10図，第11図に誤動作の一例を示すタイミングチャ
ートを示す。第10図において奇数フィールドの破線ａで
示す水平同期パルスが欠落しており、このときマルチバ
イブレータ12の出力Ｂにはｂの破線で示すパルスがなく
なる。このため、マルチバイブレータ13の出力Ｃの出力
はｄの点線で示す位置で立ち下がらず、水平同期周期の
1/2だけすれたｅの位置て立ち下がる。これ以降のタイ
ミングはすべて水平同期周期の1/2だけずれ、偶数フィ
ールドのタイミングと同じになってしまう。従って、３
入力NANDゲートの出力Ｇにはｇの破線で示すパルスが発
生する。
ートを示す。第10図において奇数フィールドの破線ａで
示す水平同期パルスが欠落しており、このときマルチバ
イブレータ12の出力Ｂにはｂの破線で示すパルスがなく
なる。このため、マルチバイブレータ13の出力Ｃの出力
はｄの点線で示す位置で立ち下がらず、水平同期周期の
1/2だけすれたｅの位置て立ち下がる。これ以降のタイ
ミングはすべて水平同期周期の1/2だけずれ、偶数フィ
ールドのタイミングと同じになってしまう。従って、３
入力NANDゲートの出力Ｇにはｇの破線で示すパルスが発
生する。
このとき、フィールド判別の出力Ｈは第11図に示すタ
イミングのようにｇのパルスによりJKFF回路17がリセッ
トされｈの部分で誤ったフィールド判別出力が発生す
る。
イミングのようにｇのパルスによりJKFF回路17がリセッ
トされｈの部分で誤ったフィールド判別出力が発生す
る。
この発明は上記のような問題点を解消するためになさ
れたもので、ノズルの混入や、水平同期パルスが欠落し
ても正しいフィールド判別ができるフィールド判別装置
を得ることを目的とする。
れたもので、ノズルの混入や、水平同期パルスが欠落し
ても正しいフィールド判別ができるフィールド判別装置
を得ることを目的とする。
この発明に係るフィールド判別装置は、各フィールド
ごとに奇数フィールドか偶数フィールドかを検出するフ
ィールド検出部と、さらに１フィールドごとに出力が反
転するフリップフロップと、その出力と上記フィールド
検出部の出力を比較する比較回路と、この比較回路の出
力によりカウントアップ又はリセットされるカウンタ回
路と、このカウンタ回路が所定の値になったときにフリ
ップフロップの出力を反転する反転回路とから構成され
るフィールド誤り補正部とを備えるようにしたものであ
る。
ごとに奇数フィールドか偶数フィールドかを検出するフ
ィールド検出部と、さらに１フィールドごとに出力が反
転するフリップフロップと、その出力と上記フィールド
検出部の出力を比較する比較回路と、この比較回路の出
力によりカウントアップ又はリセットされるカウンタ回
路と、このカウンタ回路が所定の値になったときにフリ
ップフロップの出力を反転する反転回路とから構成され
るフィールド誤り補正部とを備えるようにしたものであ
る。
この発明におけるフィールド判別装置は、フィールド
毎に奇数フィールドか偶数フィールドかを検出するフィ
ールド検出部と、その検出誤りを補正する誤り補正手段
を備えるようにしので、正しいフィールド判別を行なう
ことでき、フィールド判別装置の誤動作を防止できる。
毎に奇数フィールドか偶数フィールドかを検出するフィ
ールド検出部と、その検出誤りを補正する誤り補正手段
を備えるようにしので、正しいフィールド判別を行なう
ことでき、フィールド判別装置の誤動作を防止できる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるフィールド判別装置
の構成を示すブロック図であり、複合同期信号Ａの入力
に対して垂直同期信号Ｅ及びフィールド検出信号Ｈを出
力するフィールド検出部11と、さらには垂直同期信号Ｅ
の入力によりフィールドごとに出力Ｓが反転するフリッ
プフロップ２と、フリップフロップ２の出力Ｓとフィー
ルド検出信号Ｈを比較する比較回路３と、比較回路３の
出力Ｔによりカウントアップまたはリセットされるカウ
ンタ４と、カウンタ４が所定の値になったときカウンタ
４の出力信号Ｑによりフリップフロップ２の出力を反転
させる信号Ｒを出力する反転回路５とからなる誤り補正
手段１とにより構成している。
の構成を示すブロック図であり、複合同期信号Ａの入力
に対して垂直同期信号Ｅ及びフィールド検出信号Ｈを出
力するフィールド検出部11と、さらには垂直同期信号Ｅ
の入力によりフィールドごとに出力Ｓが反転するフリッ
プフロップ２と、フリップフロップ２の出力Ｓとフィー
ルド検出信号Ｈを比較する比較回路３と、比較回路３の
出力Ｔによりカウントアップまたはリセットされるカウ
ンタ４と、カウンタ４が所定の値になったときカウンタ
４の出力信号Ｑによりフリップフロップ２の出力を反転
させる信号Ｒを出力する反転回路５とからなる誤り補正
手段１とにより構成している。
また、第２図は第１図の誤り補正部１の一実施例によ
る回路構成を示す図であり、フリップフロップ検出部11
には従来のフィールド判別装置の一例である第７図の回
路を用いている。
る回路構成を示す図であり、フリップフロップ検出部11
には従来のフィールド判別装置の一例である第７図の回
路を用いている。
図において、2aはフィールド検出部11からの垂直同期
信号の立ち下がりによりＱ出力信号Ｓが反転するJKFF
回路、3aはその信号Ｓとフィールド検出部11からのフィ
ールド検出信号Ｈを入力とするイクスクルーシブORゲー
ト（以下、EXORと称す）、3bはEXOR3aの出力Ｕを入力と
するNOTゲート（以下、NOTと称す）、3dはEXOR3aの出力
Ｕとフィールド検出部11からの垂直同期信号を入力す
る２入力ANDゲート（以下、AND Iと称す）、3eはNOT3b
の出力とフィールド検出部11からの垂直同期信号を
入力する２入力ANDゲート（以下、AND IIと称す）、4a
はAND I3aの出力T1をカウントアップ入力（以下、CKと
称す）に接続し、AND II3eの出力T2をリセット入力（以
下、CLR1と称す）に接続したカウンタ、5aはカウンタ4a
のQ3から出力される信号Q3と前記JKFF2aの出力Ｓを入力
とする２入力ANDゲート（以下、AND IIIと称す）であ
り、AND III5aの出力Ｒは前記JKFF2aのリセット入力
（以下、CLR2と称す）に接続される。
信号の立ち下がりによりＱ出力信号Ｓが反転するJKFF
回路、3aはその信号Ｓとフィールド検出部11からのフィ
ールド検出信号Ｈを入力とするイクスクルーシブORゲー
ト（以下、EXORと称す）、3bはEXOR3aの出力Ｕを入力と
するNOTゲート（以下、NOTと称す）、3dはEXOR3aの出力
Ｕとフィールド検出部11からの垂直同期信号を入力す
る２入力ANDゲート（以下、AND Iと称す）、3eはNOT3b
の出力とフィールド検出部11からの垂直同期信号を
入力する２入力ANDゲート（以下、AND IIと称す）、4a
はAND I3aの出力T1をカウントアップ入力（以下、CKと
称す）に接続し、AND II3eの出力T2をリセット入力（以
下、CLR1と称す）に接続したカウンタ、5aはカウンタ4a
のQ3から出力される信号Q3と前記JKFF2aの出力Ｓを入力
とする２入力ANDゲート（以下、AND IIIと称す）であ
り、AND III5aの出力Ｒは前記JKFF2aのリセット入力
（以下、CLR2と称す）に接続される。
尚、JKFF2aの出力Ｓは本発明のフィールド判別装置の
出力となる。
出力となる。
次に、第１図のブロック図により本発明の動作の概要
を説明する。
を説明する。
フリップフロップ２は、垂直同期信号Ｅの入力によ
り、その出力Ｓが１フィールドごとに極正反転する。
り、その出力Ｓが１フィールドごとに極正反転する。
フリップフロップ２の出力Ｓとフィールド検出部の出
力Ｈは比較回路２に入力され、出力Ｓと出力Ｈが同じと
きにはカンウタ４をリセットし、出力Ｓと出力Ｈが異な
るときにはカウンタのカンウト値を１フィールドにつき
１つだけ増やすように働く。
力Ｈは比較回路２に入力され、出力Ｓと出力Ｈが同じと
きにはカンウタ４をリセットし、出力Ｓと出力Ｈが異な
るときにはカウンタのカンウト値を１フィールドにつき
１つだけ増やすように働く。
カウンタ４の出力カウント値Ｑが所定の数に達したと
き、反転回路５の働きによりフリップフロップ２に出力
Ｓが反転する。
き、反転回路５の働きによりフリップフロップ２に出力
Ｓが反転する。
通常の場合、フィールド検出部の出力Ｈは１フィール
ドごとに極性が反転し、フリップフロップ２の出力Ｓも
１フィールドごとに極性が反転するため、出力Ｈと出力
Ｓはいつも同じ極性か、又はいつも逆極性となる。
ドごとに極性が反転し、フリップフロップ２の出力Ｓも
１フィールドごとに極性が反転するため、出力Ｈと出力
Ｓはいつも同じ極性か、又はいつも逆極性となる。
まず、同じ極性となっている場合には、カウンタ４は
１フィールドごとにリセットされるため、出力カウント
値はゼロのまま進まず反転回路５も動作せず、フリップ
フロップ２の出力Ｓの極性はフィールド検出部の出力Ｈ
と同じ極性であり続ける。
１フィールドごとにリセットされるため、出力カウント
値はゼロのまま進まず反転回路５も動作せず、フリップ
フロップ２の出力Ｓの極性はフィールド検出部の出力Ｈ
と同じ極性であり続ける。
次に異なる極性となっている場合には、カウンタ４は
１フィールドごとにカウントアップされるため、出力カ
ウント値は１フィールドに１つづつ増えていく。そして
所定の数Ｎに達したとき、反転回路５が動作し、フリッ
プフロップ２の極性を反転させる。これにより、フリッ
プフロップ２の出力Ｓとフィールド検出部11の出力Ｈの
極性が同じとなり、カウンタ４がリセットされるため、
出力Ｈと出力Ｓは同じ極性であり続ける。
１フィールドごとにカウントアップされるため、出力カ
ウント値は１フィールドに１つづつ増えていく。そして
所定の数Ｎに達したとき、反転回路５が動作し、フリッ
プフロップ２の極性を反転させる。これにより、フリッ
プフロップ２の出力Ｓとフィールド検出部11の出力Ｈの
極性が同じとなり、カウンタ４がリセットされるため、
出力Ｈと出力Ｓは同じ極性であり続ける。
すなわち、フィールド検出部の出力Ｈが少なくともＮ
フィールド以上の間誤動作なく出力されたとき、フリッ
プフロップ２の出力Ｓも正しいフィールド判別信号を出
力し始める。
フィールド以上の間誤動作なく出力されたとき、フリッ
プフロップ２の出力Ｓも正しいフィールド判別信号を出
力し始める。
また、正しいフィールド判別信号をフリップフロップ
２が出力している場合には、少なくともＮフィールド以
上の間フィールド検出部11が誤動作しない限り、正しい
フィールド判別信号を出力できる。
２が出力している場合には、少なくともＮフィールド以
上の間フィールド検出部11が誤動作しない限り、正しい
フィールド判別信号を出力できる。
次に、第２図の回路と、その動作のタイミングを示す
第３図によって実際の動作について説明する。
第３図によって実際の動作について説明する。
まず、フィールド検出部11の出力信号とＨとは、
従来のフィールド判別装置の例のままである。
従来のフィールド判別装置の例のままである。
信号はJKFF2aのクロック入力CKに入力され、JKFF2a
のＱ出力信号Ｓは、信号が立ち下がる度に極性が反転
する。この信号Ｓとフィールド検出信号Ｈ入力によりEX
OR3aの出力には信号Ｕが、NOT3bの出力には信号Ｕとは
逆極性の信号が出力される。信号Ｕ及び信号はそれ
ぞれAND I3d及びAND II3eに入力され、又AND I3d及びAN
D II3eには信号が入力されることにより、ANDI 3dか
らは信号T1、AND II3eからは信号T2が出力される。信号
T1及び信号T2はそれぞれカンウタ4aのCK入力及びCLR1に
入力され、信号T1が立ち上がる度毎にカウンタ4aは１つ
だけカンウトアップし、信号T2が立ち上がるときにリセ
ットされる。このカウント値はカウンタ4aの出力Q1,Q2,
Q3に出力され、信号T2が立ち上らず、信号T1が少なくと
も４回以上立ち上がることにより信号Q3が立ち上がる。
のＱ出力信号Ｓは、信号が立ち下がる度に極性が反転
する。この信号Ｓとフィールド検出信号Ｈ入力によりEX
OR3aの出力には信号Ｕが、NOT3bの出力には信号Ｕとは
逆極性の信号が出力される。信号Ｕ及び信号はそれ
ぞれAND I3d及びAND II3eに入力され、又AND I3d及びAN
D II3eには信号が入力されることにより、ANDI 3dか
らは信号T1、AND II3eからは信号T2が出力される。信号
T1及び信号T2はそれぞれカンウタ4aのCK入力及びCLR1に
入力され、信号T1が立ち上がる度毎にカウンタ4aは１つ
だけカンウトアップし、信号T2が立ち上がるときにリセ
ットされる。このカウント値はカウンタ4aの出力Q1,Q2,
Q3に出力され、信号T2が立ち上らず、信号T1が少なくと
も４回以上立ち上がることにより信号Q3が立ち上がる。
信号Q3と信号ＳはAND III5aに入力され信号Ｒが出力
される。信号ＲはJKFF2aのCLR2に入力されることによ
り、信号Ｓと信号Q3がともに立ち上ったときにJKFF2aの
出力Ｓの極性を反転する。この回路では、信号Ｓと信号
Ｈの極性が異なるときカウンタ4aがカウントアップし、
信号Q3が立ち上がって１フィールドの後に信号Ｓの極性
が反転する。従ってフィールド検出部11が少なくとも５
フィールド以上の間正常に動作した後にはJKFF2aの出力
信号Ｓも正しいフィールド判別信号となる。
される。信号ＲはJKFF2aのCLR2に入力されることによ
り、信号Ｓと信号Q3がともに立ち上ったときにJKFF2aの
出力Ｓの極性を反転する。この回路では、信号Ｓと信号
Ｈの極性が異なるときカウンタ4aがカウントアップし、
信号Q3が立ち上がって１フィールドの後に信号Ｓの極性
が反転する。従ってフィールド検出部11が少なくとも５
フィールド以上の間正常に動作した後にはJKFF2aの出力
信号Ｓも正しいフィールド判別信号となる。
そして、フィールド検出部11が１フィールドの間誤動
作しても、第３図のフィールド誤検出部分に示すよう
に、カウンタ4aのカウント値が１つふえることにより、
信号Q1が１フィールドの間立ち上がるだけであり、信号
Ｓは正しいフィールド判別信号を出力し続ける。
作しても、第３図のフィールド誤検出部分に示すよう
に、カウンタ4aのカウント値が１つふえることにより、
信号Q1が１フィールドの間立ち上がるだけであり、信号
Ｓは正しいフィールド判別信号を出力し続ける。
なお、上記実施例では、フィールド検出部として特開
昭63−133766号公報のフィールド判別装置を用いた場合
について示したが、これは第４図に示すフィールド検出
部11の回路でもよく、誤り補正回路１の回路も第４図に
示す回路にしてもほぼ同様に動作する。
昭63−133766号公報のフィールド判別装置を用いた場合
について示したが、これは第４図に示すフィールド検出
部11の回路でもよく、誤り補正回路１の回路も第４図に
示す回路にしてもほぼ同様に動作する。
以下、第４図に示す回路の構成を説明する。
図において、12は複合同期信号Ａを入力とするマルチ
バイブレータ、15,16はDFFであり、これらは特開昭63−
133766のフィールド判別装置と同じ構成である。22も信
号Ａを入力とする単安定マルチバイブレータであるが、
リトリガラブルタイプすなわち再トリガ可能なものであ
り、その出力パルス巾は63.5μｓの半分より長く、63.5
μｓより短くなるように抵抗R3およびコンデンサC3の値
を設定する。次にこのマルチバイブレータ22のＱ出力は
JKFF20のクリア入力に接続される。またJKFF20のクロッ
ク入力には信号Ａが接続され、Ｑ出力は、DFF21のデー
タ入力に接続される。
バイブレータ、15,16はDFFであり、これらは特開昭63−
133766のフィールド判別装置と同じ構成である。22も信
号Ａを入力とする単安定マルチバイブレータであるが、
リトリガラブルタイプすなわち再トリガ可能なものであ
り、その出力パルス巾は63.5μｓの半分より長く、63.5
μｓより短くなるように抵抗R3およびコンデンサC3の値
を設定する。次にこのマルチバイブレータ22のＱ出力は
JKFF20のクリア入力に接続される。またJKFF20のクロッ
ク入力には信号Ａが接続され、Ｑ出力は、DFF21のデー
タ入力に接続される。
信号と信号Ｆは２入力ANDゲート23に入力され、AND
ゲート23の出力信号Ｖは、２入力ANDゲート3d及び3eに
入力される。2bはDFFであり、クロック入力には信号
が、クリア入力には後述する信号Ｒが、データ入力には
信号がそれぞれ入力され、Ｑ出力からは信号Ｓが出
力からは信号がそれぞれ出力される。3a,3fは２入力
イクスクルージブORゲートであり、それぞれDFF21のＱ
出力である信号Ｈが入力され、さらにEXOR3aには信号Ｓ
が、EXOR3fには信号が入力され、EXOR3aの出力信号Ｕ
及びEXOR3fの出力信号はそれぞれ２入力ANDゲート3d
及び3eに入力される。4aはカウンタであり、そのクロッ
ク入力にはAND3dの出力信号T1が、リセット入力にはAND
3eの出力信号T2が入力され、カウンタ4aの出力信号Q4は
２入力ANDゲート5aに入力される。AND5aはもう一方の入
力に前記信号Ｓが入力され、前記信号Ｒを出力する。
ゲート23の出力信号Ｖは、２入力ANDゲート3d及び3eに
入力される。2bはDFFであり、クロック入力には信号
が、クリア入力には後述する信号Ｒが、データ入力には
信号がそれぞれ入力され、Ｑ出力からは信号Ｓが出
力からは信号がそれぞれ出力される。3a,3fは２入力
イクスクルージブORゲートであり、それぞれDFF21のＱ
出力である信号Ｈが入力され、さらにEXOR3aには信号Ｓ
が、EXOR3fには信号が入力され、EXOR3aの出力信号Ｕ
及びEXOR3fの出力信号はそれぞれ２入力ANDゲート3d
及び3eに入力される。4aはカウンタであり、そのクロッ
ク入力にはAND3dの出力信号T1が、リセット入力にはAND
3eの出力信号T2が入力され、カウンタ4aの出力信号Q4は
２入力ANDゲート5aに入力される。AND5aはもう一方の入
力に前記信号Ｓが入力され、前記信号Ｒを出力する。
また、第５図及び第６図は、第４図に示す回路の動作
タイミングを示す図であり、第５図及び第６図のタイミ
ング図においてA,，,F,C,D,H,S,U,T1,T2,Q4,Rはそ
れぞれ第４図のA,，,F,C,D,H,S,U,T1,T2,Q4,Rの各
信号に対応している。
タイミングを示す図であり、第５図及び第６図のタイミ
ング図においてA,，,F,C,D,H,S,U,T1,T2,Q4,Rはそ
れぞれ第４図のA,，,F,C,D,H,S,U,T1,T2,Q4,Rの各
信号に対応している。
この回路におけるフィールド検出部11の動作として
は、奇数フィールド及び偶数フィールドの垂直同期信号
より前（左側）にある1/2H周期の複合同期信号Ａが立
ち下がる数がそれぞれ７と８であり、その数が奇数及び
偶数であることにより、垂直同期信号の立ち下りにお
けるJKFF20のＱ出力信号Ｄの極性が異なり、それをDFF2
1のＱ出力にとりだすことによってフィールド検出信号
Ｈが得られる。
は、奇数フィールド及び偶数フィールドの垂直同期信号
より前（左側）にある1/2H周期の複合同期信号Ａが立
ち下がる数がそれぞれ７と８であり、その数が奇数及び
偶数であることにより、垂直同期信号の立ち下りにお
けるJKFF20のＱ出力信号Ｄの極性が異なり、それをDFF2
1のＱ出力にとりだすことによってフィールド検出信号
Ｈが得られる。
次に誤り補正部１の動作は、前記の第２図に示す回路
とほぼ同じであるが、第２図ではカウンタ4aのQ3出力
を、第３図ではQ4出力を反転回路５に接続しているとこ
ろが異なり、第１図の動作説明において述べたカンウタ
４における所定のカウント値Ｎの数が異なる。
とほぼ同じであるが、第２図ではカウンタ4aのQ3出力
を、第３図ではQ4出力を反転回路５に接続しているとこ
ろが異なり、第１図の動作説明において述べたカンウタ
４における所定のカウント値Ｎの数が異なる。
以上のように、この発明によれば、従来のフィールド
検出部に加えて、フィールド検出部の誤りを補正してフ
ィールド判別信号を出力するフィールド誤り検出部を設
けるようにしたので、ノイズが混入したり水平同期パル
スが欠落するすようなことがあってもこれを防止でき、
誤動作の少ないフィールド判別装置が得られる効果があ
る。
検出部に加えて、フィールド検出部の誤りを補正してフ
ィールド判別信号を出力するフィールド誤り検出部を設
けるようにしたので、ノイズが混入したり水平同期パル
スが欠落するすようなことがあってもこれを防止でき、
誤動作の少ないフィールド判別装置が得られる効果があ
る。
第１図はこの発明の一実施例によるフィールド判別装置
の基本構成を示すブロック図、第２図はこの発明の一実
施例によるフィールド判別装置の誤り補正ブロックの一
実施例を示す回路図、第３図は第２図の回路動作を示す
タイミング図、第４図はこの発明の他の一実施例による
フィールド判別装置を示す回路図、第５図は第４図のフ
ィールド検出部の回路動作を示すタイミング図、第６図
は第４図の誤り補正部の回路動作を示すタイミング図、
第７図は従来のフィールド判別装置の回路図、第８図及
び第９図はフィールド判別装置の回路動作を示すタイミ
ング図、第10図及び第11図はフィールド判別装置の回路
における誤動作を示すタイミング図である。 図において、１はフィールド誤り補正部、２はフリップ
フロップ、2aはJKフリップフロップ、2bはＤフリップフ
ロップ、３は比較回路、3a,3fはEXORゲート、3bはNOTゲ
ート、3d,3eはANDゲート、４はカウンタ回路、4aはカウ
ンタ、５は反転回路、5aはANDゲート、11はフィールド
検出部又はフィールド判別装置、12,13はマルチバイブ
レータ、14はANDゲート、15,16はＤフリップフロップ、
17はJKフリップフロップ、18はNANDゲート、19は等価パ
ルス、20はJKフリップフロップ、21はＤフリップフロッ
プ、22はマルチバイブレータ、23はANDゲート、Ａは複
合同期信号、Ｄは水平同期信号、E,は垂直同期信号、
F,は遅延垂直同期信号、Ｈはフリップフロップ検出信
号又はフィールド判別信号、Ｓはフィールド判別信号、
T,T1,T2はカウンタ駆動信号、Q,Q1,Q2,Q3,Q4はカウンタ
出力信号、Ｒは反転信号、ａは水平同期パルス欠落部、
ｈはフィールド誤検出部である。 なお、図中、同一符号は同一、又は相当部分を示す。
の基本構成を示すブロック図、第２図はこの発明の一実
施例によるフィールド判別装置の誤り補正ブロックの一
実施例を示す回路図、第３図は第２図の回路動作を示す
タイミング図、第４図はこの発明の他の一実施例による
フィールド判別装置を示す回路図、第５図は第４図のフ
ィールド検出部の回路動作を示すタイミング図、第６図
は第４図の誤り補正部の回路動作を示すタイミング図、
第７図は従来のフィールド判別装置の回路図、第８図及
び第９図はフィールド判別装置の回路動作を示すタイミ
ング図、第10図及び第11図はフィールド判別装置の回路
における誤動作を示すタイミング図である。 図において、１はフィールド誤り補正部、２はフリップ
フロップ、2aはJKフリップフロップ、2bはＤフリップフ
ロップ、３は比較回路、3a,3fはEXORゲート、3bはNOTゲ
ート、3d,3eはANDゲート、４はカウンタ回路、4aはカウ
ンタ、５は反転回路、5aはANDゲート、11はフィールド
検出部又はフィールド判別装置、12,13はマルチバイブ
レータ、14はANDゲート、15,16はＤフリップフロップ、
17はJKフリップフロップ、18はNANDゲート、19は等価パ
ルス、20はJKフリップフロップ、21はＤフリップフロッ
プ、22はマルチバイブレータ、23はANDゲート、Ａは複
合同期信号、Ｄは水平同期信号、E,は垂直同期信号、
F,は遅延垂直同期信号、Ｈはフリップフロップ検出信
号又はフィールド判別信号、Ｓはフィールド判別信号、
T,T1,T2はカウンタ駆動信号、Q,Q1,Q2,Q3,Q4はカウンタ
出力信号、Ｒは反転信号、ａは水平同期パルス欠落部、
ｈはフィールド誤検出部である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】複合映像信号から分離・整形された水平同
期信号と垂直同期信号から各フィールドごとに奇数フィ
ールドか偶数フィールドかを検出するフィールド検出部
と、 １フィールドごとに出力が反転するフリップフロップ
と、該フリップフロップの出力と上記フィールド検出部
の出力を比較する比較回路と、該比較回路の出力により
カウントアップ又はリセットされるカウンタ回路と、該
カウンタ回路が所定の値になったときに上記フリップフ
ロップの出力を反転する反転回路とから構成されるフィ
ールド誤り補正部とを備えたことを特徴とするフィール
ド判別装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11819689A JP2574896B2 (ja) | 1989-05-11 | 1989-05-11 | フィールド判別装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11819689A JP2574896B2 (ja) | 1989-05-11 | 1989-05-11 | フィールド判別装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02298171A JPH02298171A (ja) | 1990-12-10 |
| JP2574896B2 true JP2574896B2 (ja) | 1997-01-22 |
Family
ID=14730549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11819689A Expired - Fee Related JP2574896B2 (ja) | 1989-05-11 | 1989-05-11 | フィールド判別装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2574896B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04373263A (ja) * | 1991-06-21 | 1992-12-25 | Fujitsu General Ltd | 画像処理装置のフィールド補償回路 |
| JPH0537809A (ja) * | 1991-07-26 | 1993-02-12 | Pfu Ltd | フイールド判定方式 |
-
1989
- 1989-05-11 JP JP11819689A patent/JP2574896B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02298171A (ja) | 1990-12-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |