JP2570490B2 - インバータ装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、直流電力を交流電力に変換するインバー
タ装置に関するものである。
タ装置に関するものである。
第７図は、例えば特開昭55−043996号公報及び電気学
会「半導体電力変換回路」P.36〜41、3.4項スナバ回路
に示された従来のインバータ装置の１相分の回路を示し
たものである。図において、（２）は直流電源、
（３）、（４）は、それぞれ電圧を出力する第１、第２
の単位直流電源で、互いに直列に接続されて中性点（2
7）を有する直流電源（２）を構成している。S1〜S4
は、直列接続されてインバータの１相を構成する第１〜
第４の制御整流素子（第７図ではGTOサイリスタの回路
記号であらわしているが、スイッチング状態が制御でき
る素子であればなんでも良い）、（５）〜（８）は、そ
れぞれS1〜S4と逆並列に接続された第１〜第４のダイオ
ード、（9a）、（9b）は第５、第６のダイオードであ
り、第５のダイオード（9a）は、第１、第２の単位直流
電源（３）と（４）の接続点すなわち直流電源（２）の
中性点（27）に陽極側を接続し、陰極側を第１、第２の
制御整流素子S1とS2の接続点に接続されている。
会「半導体電力変換回路」P.36〜41、3.4項スナバ回路
に示された従来のインバータ装置の１相分の回路を示し
たものである。図において、（２）は直流電源、
（３）、（４）は、それぞれ電圧を出力する第１、第２
の単位直流電源で、互いに直列に接続されて中性点（2
7）を有する直流電源（２）を構成している。S1〜S4
は、直列接続されてインバータの１相を構成する第１〜
第４の制御整流素子（第７図ではGTOサイリスタの回路
記号であらわしているが、スイッチング状態が制御でき
る素子であればなんでも良い）、（５）〜（８）は、そ
れぞれS1〜S4と逆並列に接続された第１〜第４のダイオ
ード、（9a）、（9b）は第５、第６のダイオードであ
り、第５のダイオード（9a）は、第１、第２の単位直流
電源（３）と（４）の接続点すなわち直流電源（２）の
中性点（27）に陽極側を接続し、陰極側を第１、第２の
制御整流素子S1とS2の接続点に接続されている。
一方、第６のダイオード（9b）は、直流電源（２）の
中性点（27）に陰極側を接続し、陽極側を第３、第４の
制御整流素子S3とS4の接続点に接続している。（39）〜
（42）はそれぞれ第１〜第４の制御整流素子S1〜S4の有
極性の第１〜第４のスナバ回路、（10）〜（13）は第７
〜第10のダイオード、（14）〜（17）は第１〜第４の抵
抗、（18）〜（21）は第１〜第４のコンデンサであり、
（10）と（14）と（18）、（11）と（15）と（19）、
（12）と（16）と（20）、および（13）と（17）と（2
1）で第１〜第４のスナバ回路（39）〜（42）を構成し
ている。（43）、（44）はそれぞれ第５、第６のダイオ
ード（9a）、（9b）のスナバ回路、（22）、（23）は第
５、第６の抵抗、（24）、（25）は第５、第６のコンデ
ンサであり、（22）と（24）、（23）と（25）で第５、
第６のスナバ回路（43）、（44）を構成している。図中
破線で囲った部分（26）は、インバータ１相分の回路構
成であり、直流電源（２）の中性点（27）、正極側接続
点（28）、負極側接続点（29）で、直流回路（２）に接
続される。一方、（26）の出力点は、第２、第３の制御
整流素子S2とS3の接続点（30）である。（31）は、（2
6）を構成する第１〜第４の制御整流素子S1〜S4のスイ
ッチング状態を制御する信号S1G〜S4Gを出力する制御装
置である。信号S1G〜S4Gは、第１〜第４の制御整流素子
のS1〜S4のゲート等制御端子に送られる。第７図は、イ
ンバータ１相分の回路及び制御装置だけを示している
が、インバータの相数は、２相でも、３相でも何相でも
構わなく、（26）と同一構成の回路を相数分だけ接続点
（27）、（28）、（29）に接続し、制御装置（31）で、
すべての制御整流素子の制御信号を出力すれば良い。
中性点（27）に陰極側を接続し、陽極側を第３、第４の
制御整流素子S3とS4の接続点に接続している。（39）〜
（42）はそれぞれ第１〜第４の制御整流素子S1〜S4の有
極性の第１〜第４のスナバ回路、（10）〜（13）は第７
〜第10のダイオード、（14）〜（17）は第１〜第４の抵
抗、（18）〜（21）は第１〜第４のコンデンサであり、
（10）と（14）と（18）、（11）と（15）と（19）、
（12）と（16）と（20）、および（13）と（17）と（2
1）で第１〜第４のスナバ回路（39）〜（42）を構成し
ている。（43）、（44）はそれぞれ第５、第６のダイオ
ード（9a）、（9b）のスナバ回路、（22）、（23）は第
５、第６の抵抗、（24）、（25）は第５、第６のコンデ
ンサであり、（22）と（24）、（23）と（25）で第５、
第６のスナバ回路（43）、（44）を構成している。図中
破線で囲った部分（26）は、インバータ１相分の回路構
成であり、直流電源（２）の中性点（27）、正極側接続
点（28）、負極側接続点（29）で、直流回路（２）に接
続される。一方、（26）の出力点は、第２、第３の制御
整流素子S2とS3の接続点（30）である。（31）は、（2
6）を構成する第１〜第４の制御整流素子S1〜S4のスイ
ッチング状態を制御する信号S1G〜S4Gを出力する制御装
置である。信号S1G〜S4Gは、第１〜第４の制御整流素子
のS1〜S4のゲート等制御端子に送られる。第７図は、イ
ンバータ１相分の回路及び制御装置だけを示している
が、インバータの相数は、２相でも、３相でも何相でも
構わなく、（26）と同一構成の回路を相数分だけ接続点
（27）、（28）、（29）に接続し、制御装置（31）で、
すべての制御整流素子の制御信号を出力すれば良い。
次に動作について説明する。第７図に示した１相だけ
の動作説明で充分であるので１相だけの説明を行う。第
１〜第４の制御整流素子S1〜S4のとり得るスイッチング
状態は、表１に示す３種類の状態である。
の動作説明で充分であるので１相だけの説明を行う。第
１〜第４の制御整流素子S1〜S4のとり得るスイッチング
状態は、表１に示す３種類の状態である。
従って、制御装置（31）からは、さまざまな制御目的
に応じて、表１に示した３種類のスイッチング状態のい
ずれかに対応したスイッチング状態制御信号S1G〜S4Gを
出力する。
に応じて、表１に示した３種類のスイッチング状態のい
ずれかに対応したスイッチング状態制御信号S1G〜S4Gを
出力する。
第８図は、S1G〜S4Gのスイッチング状態変化の一例を
示したものである。S1G〜S4Gのオンは、それぞれ対応す
る第１〜第４の制御整流素子S1〜S4のオン要求状態を示
し、オフは、逆にオフ要求状態を表わす。表１に示した
３種類のスイッチング状態をＡ、Ｂ、Ｃ、と表わし、S1
G〜S4Gのオンオフ要求と併記した。Ｖは、出力点（30）
と直流電源（２）の中性点（27）の間の電圧を表わし、
Vs1〜Vs4はそれぞれS1〜S4に印加される電圧を表わす。
第８図中、スイッチング状態変化Ｂ→Ａ→Ｂの過程とＢ
→Ｃ→Ｂの過程は、スイッチング状態の変化する素子が
S1とS3であるか、S2とS4であるかの差だけであり、考え
方は全く同じであるので、スイッチング状態変化Ｂ→Ｃ
→Ｂの過程について説明する。
示したものである。S1G〜S4Gのオンは、それぞれ対応す
る第１〜第４の制御整流素子S1〜S4のオン要求状態を示
し、オフは、逆にオフ要求状態を表わす。表１に示した
３種類のスイッチング状態をＡ、Ｂ、Ｃ、と表わし、S1
G〜S4Gのオンオフ要求と併記した。Ｖは、出力点（30）
と直流電源（２）の中性点（27）の間の電圧を表わし、
Vs1〜Vs4はそれぞれS1〜S4に印加される電圧を表わす。
第８図中、スイッチング状態変化Ｂ→Ａ→Ｂの過程とＢ
→Ｃ→Ｂの過程は、スイッチング状態の変化する素子が
S1とS3であるか、S2とS4であるかの差だけであり、考え
方は全く同じであるので、スイッチング状態変化Ｂ→Ｃ
→Ｂの過程について説明する。
スイッチング状態Ｂでは、S1とS4がオフ、S2とS3がオ
ンの状態であり、Vs2とVs3はゼロで、Vs1は、第１の単
位直流電源（３）の電圧より高くなると第５のダイオー
ド（9a）に順電圧がかかり、第５のダイオード（9a）が
オンし、（３）→（9a）→（18）→（14）→（３）のル
ープで電流が流れ、Vs1＝Ｅに電圧がクランプされる。
同様に、Vs4が、第２の単位直流電源（４）の電圧より
大きくなれば、（４）→（21）→（17）→（9b）→
（４）のループで電流が流れ、Vs4＝Ｅに電圧がクラン
プされる。従ってスイッチング状態Ｂでは、定常時Vs1
＝Vs4＝Ｅ、Vs2＝Vs3＝０となる。この状態から、スイ
ッチング状態Ｃに移行するときはS1とS3の状態は変化せ
ず、S2がオンからオフに、S4がオフからオンに変化す
る。このとき、出力点（30）に流れる負荷電流ILが、中
性点（27）から、第５のダイオード（9a）、第２の制御
整流素子S2を通って流れている状態を想定すると、出力
点（30）に接続されている負荷が誘導性負荷であれば、
負荷電流は、ほぼ一定のままで、（27）→（9a）→S2→
（30）と流れていた電流が、（27）→（８）→（７）→
（30）という電流経路に変化する。このとき電圧電流の
変化の様子を第９図に示す。
ンの状態であり、Vs2とVs3はゼロで、Vs1は、第１の単
位直流電源（３）の電圧より高くなると第５のダイオー
ド（9a）に順電圧がかかり、第５のダイオード（9a）が
オンし、（３）→（9a）→（18）→（14）→（３）のル
ープで電流が流れ、Vs1＝Ｅに電圧がクランプされる。
同様に、Vs4が、第２の単位直流電源（４）の電圧より
大きくなれば、（４）→（21）→（17）→（9b）→
（４）のループで電流が流れ、Vs4＝Ｅに電圧がクラン
プされる。従ってスイッチング状態Ｂでは、定常時Vs1
＝Vs4＝Ｅ、Vs2＝Vs3＝０となる。この状態から、スイ
ッチング状態Ｃに移行するときはS1とS3の状態は変化せ
ず、S2がオンからオフに、S4がオフからオンに変化す
る。このとき、出力点（30）に流れる負荷電流ILが、中
性点（27）から、第５のダイオード（9a）、第２の制御
整流素子S2を通って流れている状態を想定すると、出力
点（30）に接続されている負荷が誘導性負荷であれば、
負荷電流は、ほぼ一定のままで、（27）→（9a）→S2→
（30）と流れていた電流が、（27）→（８）→（７）→
（30）という電流経路に変化する。このとき電圧電流の
変化の様子を第９図に示す。
I9aは、第５のダイオード（9a）の電流、Is2は第２の
制御整流素子S2の電流、I19は第２のコンデンサ（19）
の電流、I7、I8は第３、第４のダイオード（７）、
（８）の電流を、I30は出力点（30）の電流を表わす。
期間はt1は、S2に流れている電流が、第２のコンデンサ
（19）に移る期間、期間t2は、第２のコンデンサ（19）
を電圧Ｅまで充電する期間、期間t3は第２のコンデンサ
（19）に流れている電流が第３、第４のダイオード
（７）、（８）に移る期間であり、周知のようにI
19は、第２の単位直流（４）から第５のダイオード（9
a）、S2までの図示しない配線のインダクタンスにより
流れ続け、さらに、（29）、（８）、（７）の間の図示
しない配線のインダクタンスにより転流が遅れ、第２の
コンデンサ（19）を第２の単位直流電源（４）の電圧Ｅ
にたいし過充電する。
制御整流素子S2の電流、I19は第２のコンデンサ（19）
の電流、I7、I8は第３、第４のダイオード（７）、
（８）の電流を、I30は出力点（30）の電流を表わす。
期間はt1は、S2に流れている電流が、第２のコンデンサ
（19）に移る期間、期間t2は、第２のコンデンサ（19）
を電圧Ｅまで充電する期間、期間t3は第２のコンデンサ
（19）に流れている電流が第３、第４のダイオード
（７）、（８）に移る期間であり、周知のようにI
19は、第２の単位直流（４）から第５のダイオード（9
a）、S2までの図示しない配線のインダクタンスにより
流れ続け、さらに、（29）、（８）、（７）の間の図示
しない配線のインダクタンスにより転流が遅れ、第２の
コンデンサ（19）を第２の単位直流電源（４）の電圧Ｅ
にたいし過充電する。
第２の単位直流電源（４）から、S2までの配線のイン
ダクタンスに貯えられたエネルギーが、第２のコンデン
サ（19）へ移行すると、第５のダイオード（9a）はオフ
し、第２のコンデンサ（19）の電圧は、第２の単位直流
電源（４）の電圧Ｅに対して過充電されているため、今
度は、その過充電分を放電する。この放電は、第１のコ
ンデンサ（18）及び第５のコンデンサ（24）、第５の抵
抗（22）を通して、第１、第２のコンデンサ（18）、
（19）の電圧の和が2E、第５、第２のコンデンサ（24）
と（19）の電圧の和がＥとなるように逆電流が流れる。
このため、Vs1及びVs2は、Vs1＝Ｅ−ΔＥ、Vs2＝Ｅ＋Δ
Ｅ、Vs1＋Vs2＝2Eという形で、スイッチング状態Ｃの定
常値となる。なお、ΔＥは第１、第２のコンデンサ（1
8）、（19）の放電による電圧降下分である。第５のコ
ンデンサ（24）は、第２のコンデンサ（19）に比べて、
通常ダイオード用はかなり容量が小さいので、第２のコ
ンデンサ（19）の放電電流は、ほとんどが第１のコンデ
ンサ（18）を通して放電されるのが一般的である。ま
た、t1からt3の期間は、短期間であるので第８図には現
れてなく、期間t3以降のスイッチング状態Ｃの定常状態
だけを示している。
ダクタンスに貯えられたエネルギーが、第２のコンデン
サ（19）へ移行すると、第５のダイオード（9a）はオフ
し、第２のコンデンサ（19）の電圧は、第２の単位直流
電源（４）の電圧Ｅに対して過充電されているため、今
度は、その過充電分を放電する。この放電は、第１のコ
ンデンサ（18）及び第５のコンデンサ（24）、第５の抵
抗（22）を通して、第１、第２のコンデンサ（18）、
（19）の電圧の和が2E、第５、第２のコンデンサ（24）
と（19）の電圧の和がＥとなるように逆電流が流れる。
このため、Vs1及びVs2は、Vs1＝Ｅ−ΔＥ、Vs2＝Ｅ＋Δ
Ｅ、Vs1＋Vs2＝2Eという形で、スイッチング状態Ｃの定
常値となる。なお、ΔＥは第１、第２のコンデンサ（1
8）、（19）の放電による電圧降下分である。第５のコ
ンデンサ（24）は、第２のコンデンサ（19）に比べて、
通常ダイオード用はかなり容量が小さいので、第２のコ
ンデンサ（19）の放電電流は、ほとんどが第１のコンデ
ンサ（18）を通して放電されるのが一般的である。ま
た、t1からt3の期間は、短期間であるので第８図には現
れてなく、期間t3以降のスイッチング状態Ｃの定常状態
だけを示している。
スイッチング状態Ｃから、Ｂに移るときは、S1とS3の
状態は変化せずS2がオフからオンに、S4がオンからオフ
に変化する。スイッチング状態の変化時にS4には第９図
に示したS2と同様の過渡的な電圧が印加されるが、期間
t3以降、S4の場合はVs4＞Ｅであれば第４のコンデンサ
（21）の電荷が、（21）→（17）→（9b）→（４）→
（21）というループで放電され、スイッチング状態Ｂの
定常状態における第４の制御整流素子S4の電圧は、上述
のようにVs4＝Ｅとなり、電圧アンバランスは、生じな
い。
状態は変化せずS2がオフからオンに、S4がオンからオフ
に変化する。スイッチング状態の変化時にS4には第９図
に示したS2と同様の過渡的な電圧が印加されるが、期間
t3以降、S4の場合はVs4＞Ｅであれば第４のコンデンサ
（21）の電荷が、（21）→（17）→（9b）→（４）→
（21）というループで放電され、スイッチング状態Ｂの
定常状態における第４の制御整流素子S4の電圧は、上述
のようにVs4＝Ｅとなり、電圧アンバランスは、生じな
い。
従来のインバータ装置は以上のように構成されている
ので、各相のスイッチング状態によっては、第３、第４
の制御整流素子S3とS4の電圧分担が、または、第２、第
１の制御整流素子S2とS1の電圧分担が、Ｅ＋ΔE:E−Δ
Ｅとアンバランスになっているので、第２、第３の制御
整流素子S2、S3は、第１、第４の制御整流素子S1、S4よ
り電圧定格の大きな素子を用いなければならず、また、
オフからオンへのスイッチング状態の変化時のスイッチ
ング損失が増加し、冷却系を含め他装置全体を大きく構
成しなければならないという問題点があった。
ので、各相のスイッチング状態によっては、第３、第４
の制御整流素子S3とS4の電圧分担が、または、第２、第
１の制御整流素子S2とS1の電圧分担が、Ｅ＋ΔE:E−Δ
Ｅとアンバランスになっているので、第２、第３の制御
整流素子S2、S3は、第１、第４の制御整流素子S1、S4よ
り電圧定格の大きな素子を用いなければならず、また、
オフからオンへのスイッチング状態の変化時のスイッチ
ング損失が増加し、冷却系を含め他装置全体を大きく構
成しなければならないという問題点があった。
この発明は、上記のような問題点を解消するためにな
されたもので、各相のスイッチング状態が、第８図に示
すＡ、Ｃの場合でも第１〜第４の制御整流素子S1〜S4の
電圧分担のアンバランスを改善できるインバータ装置を
得ることを目的とする。
されたもので、各相のスイッチング状態が、第８図に示
すＡ、Ｃの場合でも第１〜第４の制御整流素子S1〜S4の
電圧分担のアンバランスを改善できるインバータ装置を
得ることを目的とする。
この発明に係るインバータ装置は、第５及び第６のダ
イオードの逆阻止方向のスナバ回路のインピーダンス
を、直流電源の正極側及び負極側に接続した第１、第４
の制御整流阻止の逆方向のスナバ回路のインピーダンス
より低くしたものである。
イオードの逆阻止方向のスナバ回路のインピーダンス
を、直流電源の正極側及び負極側に接続した第１、第４
の制御整流阻止の逆方向のスナバ回路のインピーダンス
より低くしたものである。
この発明におけるインバータ装置は、第２、第３のコ
ンデンサ（19）、（20）が過充電した場合に、放電が主
として第５、第６のダイオード（9a）、（9b）と並列に
設けたスナバ回路のコンデンサを通して行われ、制御整
流素子S2とS1、またはS3とS4の電圧分担を改善できる。
ンデンサ（19）、（20）が過充電した場合に、放電が主
として第５、第６のダイオード（9a）、（9b）と並列に
設けたスナバ回路のコンデンサを通して行われ、制御整
流素子S2とS1、またはS3とS4の電圧分担を改善できる。
以下、この発明の一実施例を図について説明する。第
１図はこの発明の一実施例によるインバータ装置の回路
図であり、１相分について示す。図において、第７図と
同一符号のものは第７図の場合と同様であるので説明を
省略する（後述の第４図〜第６図についても同じ）。
（45）、（46）は第５、第６のダイオード（9a）、（9
b）と並列に接続された第５、第６のスナバ回路であ
り、第５の抵抗（22a）と第５のコンデンサ（24a）、お
よび第６の抵抗（23a）と第６のコンデンサ（25a）で構
成されていて、第５の抵抗（22a）と第５のコンデンサ
（24a）の合成インピーダンスおよび第６の抵抗（23a）
と第６のコンデンサ（25a）の合成インピーダンスは、
第１、第４の制御整流素子S1、S4の第１、第４のスナバ
回路（39）、（42）を構成する第１の抵抗（14）と第１
のコンデンサ（18）の合成インピーダンスおよび第４の
抵抗（17）と第４のコンデンサ（21）の合成インピーダ
ンスよりも低くなるように構成している。
１図はこの発明の一実施例によるインバータ装置の回路
図であり、１相分について示す。図において、第７図と
同一符号のものは第７図の場合と同様であるので説明を
省略する（後述の第４図〜第６図についても同じ）。
（45）、（46）は第５、第６のダイオード（9a）、（9
b）と並列に接続された第５、第６のスナバ回路であ
り、第５の抵抗（22a）と第５のコンデンサ（24a）、お
よび第６の抵抗（23a）と第６のコンデンサ（25a）で構
成されていて、第５の抵抗（22a）と第５のコンデンサ
（24a）の合成インピーダンスおよび第６の抵抗（23a）
と第６のコンデンサ（25a）の合成インピーダンスは、
第１、第４の制御整流素子S1、S4の第１、第４のスナバ
回路（39）、（42）を構成する第１の抵抗（14）と第１
のコンデンサ（18）の合成インピーダンスおよび第４の
抵抗（17）と第４のコンデンサ（21）の合成インピーダ
ンスよりも低くなるように構成している。
インバータの相数は、従来例と同様に相数の制限はな
く、２相でも３相以上でも良く、破線で囲んだ部分（2
6）の回路を相数分だけ接続点（27）、（28）、（29）
に接続し、制御装置（31）から出力されるスイッチング
状態制御信号も、制御整流素子の数だけ出力すれば良
い。
く、２相でも３相以上でも良く、破線で囲んだ部分（2
6）の回路を相数分だけ接続点（27）、（28）、（29）
に接続し、制御装置（31）から出力されるスイッチング
状態制御信号も、制御整流素子の数だけ出力すれば良
い。
次に動作について説明する。相数が増えても、各相毎
の動作は、全く同様に考えられるので、以下の説明は、
第１図に示す１相だけについて行う。
の動作は、全く同様に考えられるので、以下の説明は、
第１図に示す１相だけについて行う。
本発明の実施例と従来例とで動作の異なるところを中
心に説明する。第８図に対応した、第１図のインバータ
装置におけるスイッチング状態の説明図を第２図に示
す。
心に説明する。第８図に対応した、第１図のインバータ
装置におけるスイッチング状態の説明図を第２図に示
す。
第２図中スイッチング状態Ｂは、従来と全く同様であ
る。スイッチング状態ＢからＣへの変化時については、
第３図に示したように期間t3までの動作は第９図に示し
た従来の動作と同じである。ただし、V9aは第５のダイ
オード（9a）に加わる電圧である。第２のコンデンサ
（19）が、過充電された後、第５のダイオード（9a）が
オフすると、第１図の回路においては、第５のコンデン
サ（24a）、第５の抵抗（22a）に順電圧（Vs2−Ｅ）が
加わり、第５のダイオード（9a）がオフした時点では、
第５のコンデンサ（24a）には電荷はたくわえられてお
らず、電圧は発生していない為、第２のコンデンサ（1
9）の過充電分が放電する経路として第２の抵抗（15）
を通じて、第１のコンデンサ（18）、第１の抵抗（14）
を介する第１の経路と、第５のコンデンサ（24a）、第
５の抵抗（22a）を介する第２の経路とが存在する。
る。スイッチング状態ＢからＣへの変化時については、
第３図に示したように期間t3までの動作は第９図に示し
た従来の動作と同じである。ただし、V9aは第５のダイ
オード（9a）に加わる電圧である。第２のコンデンサ
（19）が、過充電された後、第５のダイオード（9a）が
オフすると、第１図の回路においては、第５のコンデン
サ（24a）、第５の抵抗（22a）に順電圧（Vs2−Ｅ）が
加わり、第５のダイオード（9a）がオフした時点では、
第５のコンデンサ（24a）には電荷はたくわえられてお
らず、電圧は発生していない為、第２のコンデンサ（1
9）の過充電分が放電する経路として第２の抵抗（15）
を通じて、第１のコンデンサ（18）、第１の抵抗（14）
を介する第１の経路と、第５のコンデンサ（24a）、第
５の抵抗（22a）を介する第２の経路とが存在する。
ここで、第１の制御整流素子S1の逆方向の第１のスナ
バ回路（39）のインピーダンスよりも第５のスナバ回路
（45）のインピーダンスを低くしてある、つまり第１の
経路より第２の経路のインピーダンスを低く設定してあ
るので、第２のコンデンサ（19）の放電電流は、第２の
経路を介して電源（４）へ多く流れ込む。このため、第
１のコンデンサ（18）の放電量は少なくなり、第３図中
Vs1に示すα分の放電量となり、Vs1とVs2のアンバラン
スを改善できる。
バ回路（39）のインピーダンスよりも第５のスナバ回路
（45）のインピーダンスを低くしてある、つまり第１の
経路より第２の経路のインピーダンスを低く設定してあ
るので、第２のコンデンサ（19）の放電電流は、第２の
経路を介して電源（４）へ多く流れ込む。このため、第
１のコンデンサ（18）の放電量は少なくなり、第３図中
Vs1に示すα分の放電量となり、Vs1とVs2のアンバラン
スを改善できる。
第４図はこの発明の他の実施例によるインバータ装置
を示す回路図であり、従来と同様の第５の抵抗（22）と
第５のコンデンサ（24）を直列に接続したもので、並列
に第７のコンデンサ（35）を付加して第５のスナバ回路
（45）を構成することにより、第１のスナバ回路（39）
よりもインピーダンスを小さくしている。第６のスナバ
回路（46）には同様に第８のコンデンサ（36）を付加し
ている。第４図の回路においては、第２のコンデンサ
（19）の過充電分が放電する第２の経路に制限抵抗を含
まない第７のコンデンサ（35）を付加してあるので、第
２のコンデンサ（19）の放電電流は、第２の経路をさら
に多く流れ、α分を小さくすることが可能である。
を示す回路図であり、従来と同様の第５の抵抗（22）と
第５のコンデンサ（24）を直列に接続したもので、並列
に第７のコンデンサ（35）を付加して第５のスナバ回路
（45）を構成することにより、第１のスナバ回路（39）
よりもインピーダンスを小さくしている。第６のスナバ
回路（46）には同様に第８のコンデンサ（36）を付加し
ている。第４図の回路においては、第２のコンデンサ
（19）の過充電分が放電する第２の経路に制限抵抗を含
まない第７のコンデンサ（35）を付加してあるので、第
２のコンデンサ（19）の放電電流は、第２の経路をさら
に多く流れ、α分を小さくすることが可能である。
第５図はこの発明の別の実施例によるインバータ装置
を示す回路図であり、従来と同様の第５、第６の抵抗
（22）、（23）と並列に第５、第６のダイオード（9
a）、（9b）の逆阻止方向に第11、第12のダイオード（3
2）、（33）を付加して第５、第６のスナバ回路（4
5）、（46）を構成することにより、第５、第６の抵抗
（22）、（23）を短絡して第５及び第６のダイオード
（9a）、（9b）の逆阻止方向のインピーダンスを低く
し、第１、第２のスナバ回路（39）（42）よりも第５、
第６のスナバ回路（45）、（46）のインピーダンスを低
くした具体例を示している。
を示す回路図であり、従来と同様の第５、第６の抵抗
（22）、（23）と並列に第５、第６のダイオード（9
a）、（9b）の逆阻止方向に第11、第12のダイオード（3
2）、（33）を付加して第５、第６のスナバ回路（4
5）、（46）を構成することにより、第５、第６の抵抗
（22）、（23）を短絡して第５及び第６のダイオード
（9a）、（9b）の逆阻止方向のインピーダンスを低く
し、第１、第２のスナバ回路（39）（42）よりも第５、
第６のスナバ回路（45）、（46）のインピーダンスを低
くした具体例を示している。
第１の経路は第１の抵抗（14）を介しているため電流
が制限されるが、第２の経路は、制限抵抗がなく、第５
のコンデンサ（24）に電荷がたくわえられていないの
で、第２のコンデンサ（19）の放電電流は、第２の経路
を介して、電源へ流れ込む。この放電電流は、Vs2＝Ｅ
でゼロになり、第11のダイオード（32）はオフする。
が制限されるが、第２の経路は、制限抵抗がなく、第５
のコンデンサ（24）に電荷がたくわえられていないの
で、第２のコンデンサ（19）の放電電流は、第２の経路
を介して、電源へ流れ込む。この放電電流は、Vs2＝Ｅ
でゼロになり、第11のダイオード（32）はオフする。
このとき第１のコンデンサ（18）の放電はほとんど行
われないので、スイッチング状態Ｃの定常状態では、V
s1≒Vs2≒Ｅとなる。スイッチング状態ＣからＢに移る
ときは、従来例と同じである。スイッチング状態Ａにお
いては、第３のコンデンサ（20）の放電電流は第２の単
位直流電源（４）から第12のダイオード（33）、第６の
コンデンサ（25）、第３のコンデンサ（20）、第３の抵
抗（16）から出力点（30）へ流れるので、スイッチング
状態の定常状態では、Vs3≒Vs4≒Ｅとなる。
われないので、スイッチング状態Ｃの定常状態では、V
s1≒Vs2≒Ｅとなる。スイッチング状態ＣからＢに移る
ときは、従来例と同じである。スイッチング状態Ａにお
いては、第３のコンデンサ（20）の放電電流は第２の単
位直流電源（４）から第12のダイオード（33）、第６の
コンデンサ（25）、第３のコンデンサ（20）、第３の抵
抗（16）から出力点（30）へ流れるので、スイッチング
状態の定常状態では、Vs3≒Vs4≒Ｅとなる。
なお、上記実施例において第１図、第４図では、第
５、第６のダイオード（9a）、（9b）に対して、第５、
第６の抵抗（22）、（23）または（22a）、（23a）が陽
極側、第５、第６のコンデンサ（24）、（25）または
（24a）、（25a）が陰極側に接続されたものについて説
明したが、第５、第６のダイオード（9a）、（9b）に対
して、上記抵抗が陽極側、上記コンデンサが陽極側に接
続されたばあいでも良く、第５図では、第11のダイオー
ド（32）を、第５のダイオード（9a）の陽極側に、陰極
を接続して第５の抵抗（22）に並列に接続し、第12のダ
イオード（33）を第６のダイオード（9b）の陽極側に陰
極を接続して、第６の抵抗（23）に並列に接続すること
により、同様の効果を奏する。
５、第６のダイオード（9a）、（9b）に対して、第５、
第６の抵抗（22）、（23）または（22a）、（23a）が陽
極側、第５、第６のコンデンサ（24）、（25）または
（24a）、（25a）が陰極側に接続されたものについて説
明したが、第５、第６のダイオード（9a）、（9b）に対
して、上記抵抗が陽極側、上記コンデンサが陽極側に接
続されたばあいでも良く、第５図では、第11のダイオー
ド（32）を、第５のダイオード（9a）の陽極側に、陰極
を接続して第５の抵抗（22）に並列に接続し、第12のダ
イオード（33）を第６のダイオード（9b）の陽極側に陰
極を接続して、第６の抵抗（23）に並列に接続すること
により、同様の効果を奏する。
また、上記実施例のうち２列の、図において上下混合
の組み合せも可能である。
の組み合せも可能である。
また、直流電源（２）の構成は、第６図に示したよう
な構成でも構わない。第６図中、（１）は、電圧2Eを出
力する直流源、（34）は、直流リアクトル、（37）、
（38）は、互いに等容量の第１、第２の直流コンデンサ
を示し、（１）、（34）、（37）、（38）で直流電源
（２）を構成している。また、制御整流素子と逆並列ダ
イオードを別の素子として説明したが、同一ウェハ上ま
たは基板上に構成された逆導通型のものでも同一の効果
を奏する。
な構成でも構わない。第６図中、（１）は、電圧2Eを出
力する直流源、（34）は、直流リアクトル、（37）、
（38）は、互いに等容量の第１、第２の直流コンデンサ
を示し、（１）、（34）、（37）、（38）で直流電源
（２）を構成している。また、制御整流素子と逆並列ダ
イオードを別の素子として説明したが、同一ウェハ上ま
たは基板上に構成された逆導通型のものでも同一の効果
を奏する。
以上のようにこの発明によれば、第５、第６のダイオ
ードの逆阻止方向のスナバ回路のインピーダンスを、第
１、第４の制御整流素子の逆方向のスナバ回路のインピ
ーダンスより低くするように構成したので、第２、第３
のコンデンサが過充電したときの放電が主として第５、
第６のダイオードのスナバ回路を通して行われ、そのた
め、制御整流素子の電圧分担が改善されるとともに、ス
イッチング損失を減らすことができる。
ードの逆阻止方向のスナバ回路のインピーダンスを、第
１、第４の制御整流素子の逆方向のスナバ回路のインピ
ーダンスより低くするように構成したので、第２、第３
のコンデンサが過充電したときの放電が主として第５、
第６のダイオードのスナバ回路を通して行われ、そのた
め、制御整流素子の電圧分担が改善されるとともに、ス
イッチング損失を減らすことができる。
第１図は、本発明の一実施例によるインバータ装置を示
す回路図、第２図は、第１図のインバータ装置における
スイッチング状態を示す説明図、第３図は、第２図のス
イッチング状態ＢからＣへの変化時の過渡状態を示す説
明図、第４図、第５図、第６図はこの発明のそれぞれ異
なる他の実施例によるインバータ装置を示す回路図、第
７図は、従来のインバータ装置を示す回路図、第８図は
第７図のインバータ装置におけるスイッチング状態を示
す説明図、第９図は、第８図のスイッチング状態Ｂから
Ｃへの変化時の過渡状態を示す説明図である。 図において、（２）は直流電源、（５）〜（８）は第１
〜第４のダイオード、（9a）、（9b）は第５、第６のダ
イオード、（27）は中性点、（28）、（29）は正極側お
よび負極側接続点、（30）は第２と第３の制御整流素子
の接続点、（39）〜（42）は第１〜第４のスナバ回路、
（45）、（46）は第５、第６のスナバ路、S1〜S4は第１
〜第４の制御整流素子である。 なお、各図中同一符号は同一または相当部分を示す。
す回路図、第２図は、第１図のインバータ装置における
スイッチング状態を示す説明図、第３図は、第２図のス
イッチング状態ＢからＣへの変化時の過渡状態を示す説
明図、第４図、第５図、第６図はこの発明のそれぞれ異
なる他の実施例によるインバータ装置を示す回路図、第
７図は、従来のインバータ装置を示す回路図、第８図は
第７図のインバータ装置におけるスイッチング状態を示
す説明図、第９図は、第８図のスイッチング状態Ｂから
Ｃへの変化時の過渡状態を示す説明図である。 図において、（２）は直流電源、（５）〜（８）は第１
〜第４のダイオード、（9a）、（9b）は第５、第６のダ
イオード、（27）は中性点、（28）、（29）は正極側お
よび負極側接続点、（30）は第２と第３の制御整流素子
の接続点、（39）〜（42）は第１〜第４のスナバ回路、
（45）、（46）は第５、第６のスナバ路、S1〜S4は第１
〜第４の制御整流素子である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】中性点を持つ直流電源の正極と負極との間
に直列接続された第１〜第４の制御整流素子と、これら
第１〜第４の制御整流素子各々に逆並列接続された第１
〜第４のダイオードと、上記第１と第２の制御整流素子
の接続点に陰極を接続した第５のダイオードと、上記第
３と第４の制御整流素子の接続点に陽極を接続した第６
のダイオードとを備え、上記第５のダイオードの陽極と
上記第６のダイオードの陰極とを上記直流電源の中性点
に接続し、上記第２と第３の制御整流素子の接続点に負
荷を接続する回路構成を１相分とし、直流電源の正極と
負極の間に上記回路構成を２相分以上接続して成るイン
バータ装置において、 上記第１〜第４の制御整流素子と並列に、抵抗とコンデ
ンサの直列回路からなる第１〜第４のスナバ回路を接続
するとともに、第５及び第６のダイオードと各々並列
に、抵抗とコンデンサの直列回路からなる第５と第６の
スナバ回路を接続し、第１の制御整流素子の逆方向の第
１のスナバ回路のインピータンスよりも第５のダイオー
ドの逆阻止方向の第５のスナバ回路のインピーダンスを
低くして、かつ第４の制御整流素子の逆方向の第４のス
ナバ回路のインピーダンスよりも第６のダイオードの逆
阻止方向の第６のスナバ回路のインピーダンスを低くし
たことを特徴とするインバータ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296356A JP2570490B2 (ja) | 1990-10-31 | 1990-10-31 | インバータ装置 |
| KR1019910018139A KR920009040A (ko) | 1990-10-31 | 1991-10-15 | 인버어터 장치 |
| ES09102324A ES2039152B1 (es) | 1990-10-31 | 1991-10-21 | Equipo inversor. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296356A JP2570490B2 (ja) | 1990-10-31 | 1990-10-31 | インバータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04168982A JPH04168982A (ja) | 1992-06-17 |
| JP2570490B2 true JP2570490B2 (ja) | 1997-01-08 |
Family
ID=17832493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2296356A Expired - Fee Related JP2570490B2 (ja) | 1990-10-31 | 1990-10-31 | インバータ装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2570490B2 (ja) |
| KR (1) | KR920009040A (ja) |
| ES (1) | ES2039152B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04289779A (ja) * | 1991-02-18 | 1992-10-14 | Mitsubishi Electric Corp | 電力変換器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE889496A (fr) * | 1981-07-03 | 1981-11-03 | Dumont Gilbert C | Inverseur statique polyphase |
-
1990
- 1990-10-31 JP JP2296356A patent/JP2570490B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-15 KR KR1019910018139A patent/KR920009040A/ko not_active IP Right Cessation
- 1991-10-21 ES ES09102324A patent/ES2039152B1/es not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| ES2039152A2 (es) | 1993-08-16 |
| KR920009040A (ko) | 1992-05-28 |
| ES2039152R (ja) | 1995-03-16 |
| JPH04168982A (ja) | 1992-06-17 |
| ES2039152B1 (es) | 1995-10-01 |
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|---|---|---|---|
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