JP2567167B2 - マイクロコンピュータシステムのキースキャン回路及びその方法 - Google Patents
マイクロコンピュータシステムのキースキャン回路及びその方法Info
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/02—Digital computers in general; Data processing equipment in general manually operated with input through keyboard and computation using a built-in program, e.g. pocket calculators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
- H03M11/003—Phantom keys detection and prevention
Description
【０００１】
【産業上の利用分野】本発明は双方向ポートを使うマイ
クロコンピュータシステムに適用されるキースキャン回
路及びその方法に係り、特にキースキャン時回路短落防
止用のダイオードが不必要であり、簡単な回路の構成で
キーチェックまたは自動でシステムを動作させる機能を
実現するに使われるマイクロコンピュータシステムのキ
ースキャン回路及びその方法に関する。
クロコンピュータシステムに適用されるキースキャン回
路及びその方法に係り、特にキースキャン時回路短落防
止用のダイオードが不必要であり、簡単な回路の構成で
キーチェックまたは自動でシステムを動作させる機能を
実現するに使われるマイクロコンピュータシステムのキ
ースキャン回路及びその方法に関する。
【０００２】
【従来の技術】本出願人の韓国実用新案公告第８９−２
２９７号に開示されている通りの従来のキースキャン回
路には図１に示したように、キーマトリックス回路３で
感知された信号がマルチプレクサ４を通じてマイクロプ
ロセッサ１のデータ入力ポートに連結している。図１に
おいて、マイクロプロセッサ１の出力ポートＰ０〜Ｐ３
をデマルチプレクサ２の入力端ａ，ｂ，ｃ，ｄに連結
し、デマルチプレクサ２の出力端０〜Ｆで順次に下降パ
ルスをマトリックス回路３の行スキャンラインＹ０〜Ｙ
１５に出力する。その後、マトリックス回路３の列スキ
ャンラインＸ０〜Ｘ７に対するデータがマルチプレクサ
４の入力端子０〜７に入力され、マルチプレクサ４の出
力Ｑ０〜Ｑ２はマイクロプロセッサ１のデータ入力ポー
トＤ０〜Ｄ２に入力されキーボードをスキャンしてい
る。
２９７号に開示されている通りの従来のキースキャン回
路には図１に示したように、キーマトリックス回路３で
感知された信号がマルチプレクサ４を通じてマイクロプ
ロセッサ１のデータ入力ポートに連結している。図１に
おいて、マイクロプロセッサ１の出力ポートＰ０〜Ｐ３
をデマルチプレクサ２の入力端ａ，ｂ，ｃ，ｄに連結
し、デマルチプレクサ２の出力端０〜Ｆで順次に下降パ
ルスをマトリックス回路３の行スキャンラインＹ０〜Ｙ
１５に出力する。その後、マトリックス回路３の列スキ
ャンラインＸ０〜Ｘ７に対するデータがマルチプレクサ
４の入力端子０〜７に入力され、マルチプレクサ４の出
力Ｑ０〜Ｑ２はマイクロプロセッサ１のデータ入力ポー
トＤ０〜Ｄ２に入力されキーボードをスキャンしてい
る。
【０００３】従って、従来はキーボードからキースキャ
ンをするためにデマルチプレクサ及びデータバッファ等
の付加回路が必要であり、またポートを直接に駆動させ
てキーをチェックすることになり、二つ以上のキーを押
す時ポートが回路的に短落されることを防止するために
ダイオードの付加的な回路が必要になる問題点があっ
た。
ンをするためにデマルチプレクサ及びデータバッファ等
の付加回路が必要であり、またポートを直接に駆動させ
てキーをチェックすることになり、二つ以上のキーを押
す時ポートが回路的に短落されることを防止するために
ダイオードの付加的な回路が必要になる問題点があっ
た。
【０００４】
【発明が解決しようとする課題】従って、本発明は前述
した問題点を解決するために案出したもので、双方向ポ
ートを使うマイクロコンピュータ等により容易にキーを
処理するキースキャン回路及びその方法を提供すること
によりキースキャン時別途の回路短落防止用のダイオー
ドが不必要になり、簡単な回路の構成によりキーチェッ
クまたは自動にシステムをオンさせる機能を実現するこ
とを目的とする。
した問題点を解決するために案出したもので、双方向ポ
ートを使うマイクロコンピュータ等により容易にキーを
処理するキースキャン回路及びその方法を提供すること
によりキースキャン時別途の回路短落防止用のダイオー
ドが不必要になり、簡単な回路の構成によりキーチェッ
クまたは自動にシステムをオンさせる機能を実現するこ
とを目的とする。
【０００５】
【課題を解決するための手段】前述した目的を達成する
ために、本発明はｍ×ｎキーマトリックス回路を有する
キーパッドと前記キーパッドからのキーイング動作を認
識するマイクロコンピュータよりなるマイクロコンピュ
ータシステムのキースキャン回路において、前記マイク
ロコンピュータ内に前記キーパッドからのｍ個の行信号
を行スキャンラインを通じて直接に受け入れる第１ポー
トと、前記第１ポートに入力されるｍ個の行信号の論理
値とその時まで第１メモリに貯蔵された論理値との論理
積された値を貯蔵する第１メモリと、前記マイクロコン
ピュータ内に前記キーパッドからのｎ個の列信号を列ス
キャンラインを通じて直接に受け入れる第２ポートキ
と、前記第２ポートのｎ個のビットのうち１ビットを出
力用で他のビットを入力用とし、かつ出力用の１ビット
を順次シフトしてセッティングさせる方向設定レジスタ
と、前記第２ポートに入力されたｎ個の列信号の論理値
と前記方向設定レジスタの論理値の論理和された値を貯
蔵する第２メモリと、前記ｍ×ｎキーマトリックス回路
に基準論理信号値を供給するプルアップレジスタ部を含
むことを特徴とする。
ために、本発明はｍ×ｎキーマトリックス回路を有する
キーパッドと前記キーパッドからのキーイング動作を認
識するマイクロコンピュータよりなるマイクロコンピュ
ータシステムのキースキャン回路において、前記マイク
ロコンピュータ内に前記キーパッドからのｍ個の行信号
を行スキャンラインを通じて直接に受け入れる第１ポー
トと、前記第１ポートに入力されるｍ個の行信号の論理
値とその時まで第１メモリに貯蔵された論理値との論理
積された値を貯蔵する第１メモリと、前記マイクロコン
ピュータ内に前記キーパッドからのｎ個の列信号を列ス
キャンラインを通じて直接に受け入れる第２ポートキ
と、前記第２ポートのｎ個のビットのうち１ビットを出
力用で他のビットを入力用とし、かつ出力用の１ビット
を順次シフトしてセッティングさせる方向設定レジスタ
と、前記第２ポートに入力されたｎ個の列信号の論理値
と前記方向設定レジスタの論理値の論理和された値を貯
蔵する第２メモリと、前記ｍ×ｎキーマトリックス回路
に基準論理信号値を供給するプルアップレジスタ部を含
むことを特徴とする。
【０００６】また、本発明は前述した目的を達成するた
めに、ｍ×ｎキーマトリックス回路を有するキーパッド
と、ｍ×ｎの行信号及び列信号を処理するための第１ポ
ート及び第２ポートと、前記第１及び第２ポートに対応
する論理値を貯蔵するｍビット第１メモリ及びｎビット
第２メモリと、前記第２ポートに対応してそのポートの
各ビットに入出力用途を指定する方向設定レジスタを含
むマイクロコンピュータシステムのキースキャン方法に
おいて、前記第１ポートを入力モードにし、前記第２ポ
ート、前記第１及び第２メモリと、前記方向設定レジス
タに所定の論理値を設定することにより前記マイクロコ
ンピュータシステムを初期化する過程と、前記ｍ×ｎキ
ーマトリックス回路を有するキーパッドのうちいずれか
キーが押された時前記方向設定レジスタの各ビット別に
スキャンする過程と、前記方向設定レジスタのキャリビ
ットが１になる時まで前記スキャニング過程を繰り返す
ことにより前記ｍビット第１メモリの現在論理値と第１
ポートの現在論理値を論理積してその値を第１メモリに
貯蔵し、ｎビット第２メモリの現在論理値と方向設定レ
ジスタの現在論理値を論理和してその値を第２メモリに
貯蔵する過程と、前記第１メモリの各ビットに貯蔵され
ている現在論理値の０の個数が１より大きいか否かを判
断し、及び前記第２メモリの各ビットに貯蔵されている
現在論理値の１の個数が１より大きいか否かを判断する
過程と、前記個数判断結果、いずれか一方でも１より大
きければ複数のキーが押されたことをチェックした後エ
ラー処理し作業終了段階に進む過程と、その個数が１よ
り大きくなければ所定の計算式により押されたキーの確
定されたキー値を計算してキー処理する過程を含むこと
を特徴とする。
めに、ｍ×ｎキーマトリックス回路を有するキーパッド
と、ｍ×ｎの行信号及び列信号を処理するための第１ポ
ート及び第２ポートと、前記第１及び第２ポートに対応
する論理値を貯蔵するｍビット第１メモリ及びｎビット
第２メモリと、前記第２ポートに対応してそのポートの
各ビットに入出力用途を指定する方向設定レジスタを含
むマイクロコンピュータシステムのキースキャン方法に
おいて、前記第１ポートを入力モードにし、前記第２ポ
ート、前記第１及び第２メモリと、前記方向設定レジス
タに所定の論理値を設定することにより前記マイクロコ
ンピュータシステムを初期化する過程と、前記ｍ×ｎキ
ーマトリックス回路を有するキーパッドのうちいずれか
キーが押された時前記方向設定レジスタの各ビット別に
スキャンする過程と、前記方向設定レジスタのキャリビ
ットが１になる時まで前記スキャニング過程を繰り返す
ことにより前記ｍビット第１メモリの現在論理値と第１
ポートの現在論理値を論理積してその値を第１メモリに
貯蔵し、ｎビット第２メモリの現在論理値と方向設定レ
ジスタの現在論理値を論理和してその値を第２メモリに
貯蔵する過程と、前記第１メモリの各ビットに貯蔵され
ている現在論理値の０の個数が１より大きいか否かを判
断し、及び前記第２メモリの各ビットに貯蔵されている
現在論理値の１の個数が１より大きいか否かを判断する
過程と、前記個数判断結果、いずれか一方でも１より大
きければ複数のキーが押されたことをチェックした後エ
ラー処理し作業終了段階に進む過程と、その個数が１よ
り大きくなければ所定の計算式により押されたキーの確
定されたキー値を計算してキー処理する過程を含むこと
を特徴とする。
【０００７】
【作用】本発明は簡単に双方向ポートのＤＤＲ（データ
ディレクションレジスタ）またはオープンコレクタタイ
プのトランジスタ等の論理値を適切に設定する。
ディレクションレジスタ）またはオープンコレクタタイ
プのトランジスタ等の論理値を適切に設定する。
【０００８】
【実施例】以下、添付図面に基づいて本発明の好適な一
実施例を詳細に説明する。
実施例を詳細に説明する。
【０００９】図２は本発明によるマイクロコンピュータ
システムのキースキャン回路を示した概略回路図であ
る。
システムのキースキャン回路を示した概略回路図であ
る。
【００１０】図２によれば、本発明によるマイクロコン
ピュータシステムのキースキャン回路は従来のように付
加的なデマルチプレクサ等の回路を接続せずｍ×ｎキー
マトリックス回路を有するキーパッド２０を行スキャン
ライン５０及び列スキャンライン４０を通じてマイクロ
コンピュータ１０に直接に連結している。ただし、本発
明の好適な一実施例においてはｍ×ｎキーマトリックス
回路を４×４キーマトリックス、即ち０からＦまでの１
６個のキーで構成したキーマトリックス回路を有するキ
ーパッド２０に限って説明することとする。
ピュータシステムのキースキャン回路は従来のように付
加的なデマルチプレクサ等の回路を接続せずｍ×ｎキー
マトリックス回路を有するキーパッド２０を行スキャン
ライン５０及び列スキャンライン４０を通じてマイクロ
コンピュータ１０に直接に連結している。ただし、本発
明の好適な一実施例においてはｍ×ｎキーマトリックス
回路を４×４キーマトリックス、即ち０からＦまでの１
６個のキーで構成したキーマトリックス回路を有するキ
ーパッド２０に限って説明することとする。
【００１１】前記マイクロコンピュータ１０には前記キ
ーパッド２０からいずれか一つキーが押されれば４ビッ
トの行信号を行スキャンライン５０を通じて受け入れる
４ビットｂ０〜ｂ３の第１ポートＰＡと、前記第１ポー
トＰＡに入力される４ビットの行信号の論理値とその時
まで第１メモリに貯蔵された論理値との論理積された値
を貯蔵する第１メモリＭＡと、前記キーパッド２０から
の４ビットの列信号を列スキャンライン４０を通じて入
力する４ビットｂ０〜ｂ３の第２ポートＰＢと、前記第
２ポートの各ビットが入力用で使用されるかそれとも出
力用で使用されるかを設定する方向設定レジスタＤＤＲ
及び前記第２ポートＰＢに入力された４ビットの列信号
の論理値と前記方向設定レジスタＤＤＲの各ビットの論
理値の論理和した値を貯蔵する第２メモリＭＢを含んで
いる。キーパッド２０に基準論理信号値を供給するプル
アップレジスタ部３０がキーパッド２０及びアンドゲー
ト６０に接続されている。アンドゲート６０はキーパッ
ド２０から出力される信号の論理積を提供しており、そ
の論理積された制御信号は前記マイクロシステムの自動
オンオフ機能を具現したり、またはキーチェック信号を
供給するための制御信号として使用し得る。
ーパッド２０からいずれか一つキーが押されれば４ビッ
トの行信号を行スキャンライン５０を通じて受け入れる
４ビットｂ０〜ｂ３の第１ポートＰＡと、前記第１ポー
トＰＡに入力される４ビットの行信号の論理値とその時
まで第１メモリに貯蔵された論理値との論理積された値
を貯蔵する第１メモリＭＡと、前記キーパッド２０から
の４ビットの列信号を列スキャンライン４０を通じて入
力する４ビットｂ０〜ｂ３の第２ポートＰＢと、前記第
２ポートの各ビットが入力用で使用されるかそれとも出
力用で使用されるかを設定する方向設定レジスタＤＤＲ
及び前記第２ポートＰＢに入力された４ビットの列信号
の論理値と前記方向設定レジスタＤＤＲの各ビットの論
理値の論理和した値を貯蔵する第２メモリＭＢを含んで
いる。キーパッド２０に基準論理信号値を供給するプル
アップレジスタ部３０がキーパッド２０及びアンドゲー
ト６０に接続されている。アンドゲート６０はキーパッ
ド２０から出力される信号の論理積を提供しており、そ
の論理積された制御信号は前記マイクロシステムの自動
オンオフ機能を具現したり、またはキーチェック信号を
供給するための制御信号として使用し得る。
【００１２】本発明による前記キースキャン回路の動作
を本発明によるマイクロコンピュータシステムのキース
キャン方法を示した図３のフローチャートに基づいて詳
細に説明する。
を本発明によるマイクロコンピュータシステムのキース
キャン方法を示した図３のフローチャートに基づいて詳
細に説明する。
【００１３】図３によれば、本発明によるマイクロコン
ピュータシステムのキースキャン方法はキーパッド２０
上のキーの押しをチェックするために所定のパラメータ
を初期化している。これはＳ６０１段階で第１ポートＰ
Ａを入力モードにし、第２ポートＰＢ及び第１及び第２
メモリＭＡ，ＭＢと方向設定レジスタＤＤＲの各ビット
に所定の論理値‘００００’，‘１１１１’，‘０００
０’及び‘１１１１’を設定することにより行われる。
ピュータシステムのキースキャン方法はキーパッド２０
上のキーの押しをチェックするために所定のパラメータ
を初期化している。これはＳ６０１段階で第１ポートＰ
Ａを入力モードにし、第２ポートＰＢ及び第１及び第２
メモリＭＡ，ＭＢと方向設定レジスタＤＤＲの各ビット
に所定の論理値‘００００’，‘１１１１’，‘０００
０’及び‘１１１１’を設定することにより行われる。
【００１４】ここで、双方向ポートＰＢの各ビットは方
向設定レジスタＤＤＲの対応ビット値が‘１’の時出力
モードとして指定され、双方向ポートＰＢの各ビットは
方向設定レジスタＤＤＲの対応ビット値が‘０’の時入
力モードとして指定される。Ｓ６０２段階はユーザーの
機能を示す。ユーザーがＳ６０２段階でひとつ以上のキ
ーを押せば、プログラムをいずれかキーが押されたかを
チェックするめたにＳ６０３段階に進む。Ｓ６０３段階
で、方向設定レジスタＤＤＲは‘０００１’にセットさ
れ一番目列からキーをチェックし始める。この特定動作
は第２ポートＰＢのｂ３，ｂ２及びｂ１が入力モードで
あり、ｂ０は出力モードであることを意味する。その例
でいずれかキーが押されればそのキーはＳ６０４段階で
探され、ここで第１ポートＰＡはプルアップレジスタ部
３０に対応する値‘１１１１’に対してチェックされ
る。もしＰＡが‘１１１１’と一致すれば入力ポートの
いずれもローにならないのでいずれのキーもその列で押
されていないことを判断することになる。次いで、プロ
グラムはＳ６０６段階に進み、ここで方向設定レジスタ
ＤＤＲはキャリビット値Ｃをクリアし、図４に示したよ
うに次の列をチェックするために左側移動循環ＲＳＬ機
能を行う。
向設定レジスタＤＤＲの対応ビット値が‘１’の時出力
モードとして指定され、双方向ポートＰＢの各ビットは
方向設定レジスタＤＤＲの対応ビット値が‘０’の時入
力モードとして指定される。Ｓ６０２段階はユーザーの
機能を示す。ユーザーがＳ６０２段階でひとつ以上のキ
ーを押せば、プログラムをいずれかキーが押されたかを
チェックするめたにＳ６０３段階に進む。Ｓ６０３段階
で、方向設定レジスタＤＤＲは‘０００１’にセットさ
れ一番目列からキーをチェックし始める。この特定動作
は第２ポートＰＢのｂ３，ｂ２及びｂ１が入力モードで
あり、ｂ０は出力モードであることを意味する。その例
でいずれかキーが押されればそのキーはＳ６０４段階で
探され、ここで第１ポートＰＡはプルアップレジスタ部
３０に対応する値‘１１１１’に対してチェックされ
る。もしＰＡが‘１１１１’と一致すれば入力ポートの
いずれもローにならないのでいずれのキーもその列で押
されていないことを判断することになる。次いで、プロ
グラムはＳ６０６段階に進み、ここで方向設定レジスタ
ＤＤＲはキャリビット値Ｃをクリアし、図４に示したよ
うに次の列をチェックするために左側移動循環ＲＳＬ機
能を行う。
【００１５】一方、Ｓ６０４段階でＰＡが‘１１１１’
以外のものであれば判断過程においては少なくとも一つ
のキーがＳ６０２段階で押されたことを判断し、マイク
ロプロセッサ１０が２個の論理機能を行うＳ６０５段階
に進む。まず、第１メモリＭＡの現在値を第１ポートＰ
Ａの論理値にかけてＭＡに貯蔵し、更に、第２メモリＭ
Ｂの現在値を第２ポートＰＢの論理値と加えてＭＢに貯
蔵する。Ｓ６０５段階後、キャリビットはクリアされ、
ＲＳＬ機能はＳ６０６段階で方向設定レジスタＤＤＲに
より行われる。
以外のものであれば判断過程においては少なくとも一つ
のキーがＳ６０２段階で押されたことを判断し、マイク
ロプロセッサ１０が２個の論理機能を行うＳ６０５段階
に進む。まず、第１メモリＭＡの現在値を第１ポートＰ
Ａの論理値にかけてＭＡに貯蔵し、更に、第２メモリＭ
Ｂの現在値を第２ポートＰＢの論理値と加えてＭＢに貯
蔵する。Ｓ６０５段階後、キャリビットはクリアされ、
ＲＳＬ機能はＳ６０６段階で方向設定レジスタＤＤＲに
より行われる。
【００１６】Ｓ６０７段階ではキャリビット値Ｃが
‘１’であるかをチェックする。Ｓ６０３段階で‘００
０１’にセットされた方向設定レジスタＤＤＲは４回の
ＲＳＬ機能を完了し総ての列はスキャニングになる。Ｓ
６０４段階、Ｓ６０５段階及びＳ６０６段階はＣ＝１に
なる時まで繰り返される。
‘１’であるかをチェックする。Ｓ６０３段階で‘００
０１’にセットされた方向設定レジスタＤＤＲは４回の
ＲＳＬ機能を完了し総ての列はスキャニングになる。Ｓ
６０４段階、Ｓ６０５段階及びＳ６０６段階はＣ＝１に
なる時まで繰り返される。
【００１７】キースキャニング後、もしもＳ６０８段階
及びＳ６０９段階があれば何個のキーが押されたかを判
断する。もしＳ６０７段階でＣ＝１とすれば、第２メモ
リＭＢがＳ６０８段階で‘００００’にセットされたか
を判断する。Ｓ６０８段階でＭＢ＝００００とすれば、
どのキーも押されていないことを検出し動作は完了す
る。しかし、Ｓ６０８段階でＭＢ≠００００とすればＳ
６０９段階に進み、二重キーエラーが起こったかを判断
する。一つ以上の論理“０”が第１メモリＭＡにおる
か、一つ以上の論理“１”が第２メモリＭＢに存すると
Ｓ６０９段階は多数のキーが押されたことを判断し、次
のＳ６１０段階に進んでエラー処理を行い作業を終了す
る。
及びＳ６０９段階があれば何個のキーが押されたかを判
断する。もしＳ６０７段階でＣ＝１とすれば、第２メモ
リＭＢがＳ６０８段階で‘００００’にセットされたか
を判断する。Ｓ６０８段階でＭＢ＝００００とすれば、
どのキーも押されていないことを検出し動作は完了す
る。しかし、Ｓ６０８段階でＭＢ≠００００とすればＳ
６０９段階に進み、二重キーエラーが起こったかを判断
する。一つ以上の論理“０”が第１メモリＭＡにおる
か、一つ以上の論理“１”が第２メモリＭＢに存すると
Ｓ６０９段階は多数のキーが押されたことを判断し、次
のＳ６１０段階に進んでエラー処理を行い作業を終了す
る。
【００１８】一方、前記Ｓ６０９段階でＭＡの０の個数
またはＭＢの１の個数が１であれば、Ｓ６１１段階では
所定の計算式４ｍ＋ｎ＝ＭＶによりキー値を確定する。
これはキー入力処理をした後（Ｓ６１２段階）作業を終
了させる。
またはＭＢの１の個数が１であれば、Ｓ６１１段階では
所定の計算式４ｍ＋ｎ＝ＭＶによりキー値を確定する。
これはキー入力処理をした後（Ｓ６１２段階）作業を終
了させる。
【００１９】前記計算式でＭＶはキー値であり、ｍは第
１メモリＭＡのｍ番目ビット値が論理‘０’の時のｍ値
であり、ｎは第２メモリＭＢのｎ番目ビット値が論理
‘１’の時のｎ値を示す。例えば、Ｓ６０２段階でキー
パッドのマトリックスの９番キーが押された場合は第１
ポートＰＡには‘１０１１’が入力される。このように
して‘１１１１’の値（Ｓ６０１段階でセットされた初
期化値ＭＡと‘１０１１’の値（現在維持されたＰＡの
入力値）と論理積を取ってその論理積‘１０１１’が第
１メモリＭＡに貯蔵される。
１メモリＭＡのｍ番目ビット値が論理‘０’の時のｍ値
であり、ｎは第２メモリＭＢのｎ番目ビット値が論理
‘１’の時のｎ値を示す。例えば、Ｓ６０２段階でキー
パッドのマトリックスの９番キーが押された場合は第１
ポートＰＡには‘１０１１’が入力される。このように
して‘１１１１’の値（Ｓ６０１段階でセットされた初
期化値ＭＡと‘１０１１’の値（現在維持されたＰＡの
入力値）と論理積を取ってその論理積‘１０１１’が第
１メモリＭＡに貯蔵される。
【００２０】また、‘００００’の値（Ｓ６０１段階で
セットされた初期化値ＭＢ）と、‘００１０’の値（第
２ポートＰＢの値）との論理和を取って、その論理和
‘００１０’が第２メモリＭＢに貯蔵される。従って、
ｍ＝２（ｂ２），ｎ＝１（ｂ１）になりＭＶ＝９が得ら
れ、マトリックスで９番目キーが押されたことを処理す
ることになる。
セットされた初期化値ＭＢ）と、‘００１０’の値（第
２ポートＰＢの値）との論理和を取って、その論理和
‘００１０’が第２メモリＭＢに貯蔵される。従って、
ｍ＝２（ｂ２），ｎ＝１（ｂ１）になりＭＶ＝９が得ら
れ、マトリックスで９番目キーが押されたことを処理す
ることになる。
【００２１】言い換えれば、前記Ｓ６０３段階ないしＳ
６０７段階ではキーをスキャンして第１メモリＭＡ及び
第２メモリＭＢの各ビットにはそのキーの行列信号値の
行信号及び列信号の論理値を貯蔵することになる。ま
た、Ｓ６０３段階で方向設定レジスタＤＤＲに‘０００
１’を設定する理由はキーパッド２０の一番目列からス
キャンするためのことで、双方向第２ポートＰＢのビッ
トｂ３ないしｂ１を入力モードで指定することにより２
個以上のキーが同時に押される場合回路的なショート
（短路）を防止するためである。
６０７段階ではキーをスキャンして第１メモリＭＡ及び
第２メモリＭＢの各ビットにはそのキーの行列信号値の
行信号及び列信号の論理値を貯蔵することになる。ま
た、Ｓ６０３段階で方向設定レジスタＤＤＲに‘０００
１’を設定する理由はキーパッド２０の一番目列からス
キャンするためのことで、双方向第２ポートＰＢのビッ
トｂ３ないしｂ１を入力モードで指定することにより２
個以上のキーが同時に押される場合回路的なショート
（短路）を防止するためである。
【００２２】Ｓ６０４段階では各列のキー押しをチェッ
クし、Ｓ６０５段階では前記各メモリＭＡ，ＭＢに押さ
れたキー位置を示す信号を貯蔵する。前記Ｓ６０６段階
では次の列をチェックするために方向設定レジスタＤＤ
Ｒの値をシフトさせ、Ｓ６０７段階でキャリ発生与否を
チェックしてスキャン完了与否を判断する。
クし、Ｓ６０５段階では前記各メモリＭＡ，ＭＢに押さ
れたキー位置を示す信号を貯蔵する。前記Ｓ６０６段階
では次の列をチェックするために方向設定レジスタＤＤ
Ｒの値をシフトさせ、Ｓ６０７段階でキャリ発生与否を
チェックしてスキャン完了与否を判断する。
【００２３】Ｓ６０８段階では第２メモリＭＢの値が変
わられなければ、どのキーも押されていないことをチェ
ックし、Ｓ６０９段階では第１メモリＭＡまたは第２メ
モリＭＢのビット値が変わった場合、２キー以上が押さ
れたかを判別する。この時２キー以上押されたと判断さ
れればＳ６１０段階でエラーまたは二重キー処理をし、
１キーのみが押されたと判断されれば即ち入力された有
効キーが１キーと判断されればＳ６１１段階でどのキー
が押されたかを算出する。
わられなければ、どのキーも押されていないことをチェ
ックし、Ｓ６０９段階では第１メモリＭＡまたは第２メ
モリＭＢのビット値が変わった場合、２キー以上が押さ
れたかを判別する。この時２キー以上押されたと判断さ
れればＳ６１０段階でエラーまたは二重キー処理をし、
１キーのみが押されたと判断されれば即ち入力された有
効キーが１キーと判断されればＳ６１１段階でどのキー
が押されたかを算出する。
【００２４】ここで、どのキーが押されたかを算出する
方法は第１メモリＭＡ及び第２メモリＭＢに貯蔵された
ビット値から算出されることができる。図２では第２メ
モリＭＢの各ビットはＬＳＢから順に１６進数の０，
４，８，Ｃに夫々対応している。これは４の倍数に対応
するビット値を示し、構成を単純にする。第２ポートＰ
Ｂのビットｂ０列で第１メモリＭＡのビットｂ０が変わ
ると前記ＭＶ＝４ｍ＋ｎの式に従ってキー値は‘０’値
と確定される。もし前記のように同一ビット列で第１メ
モリＭＡのビットｂ１が変わったら、キー値は‘４’と
確定される。同一の方向でＭＡのビットｂ２とＭＢのビ
ットｂ１が変わった場合、前記計算式にｍ＝２、ｎ＝１
を代入すると４×２＋１、即ち９番キーを押すことがわ
かる。
方法は第１メモリＭＡ及び第２メモリＭＢに貯蔵された
ビット値から算出されることができる。図２では第２メ
モリＭＢの各ビットはＬＳＢから順に１６進数の０，
４，８，Ｃに夫々対応している。これは４の倍数に対応
するビット値を示し、構成を単純にする。第２ポートＰ
Ｂのビットｂ０列で第１メモリＭＡのビットｂ０が変わ
ると前記ＭＶ＝４ｍ＋ｎの式に従ってキー値は‘０’値
と確定される。もし前記のように同一ビット列で第１メ
モリＭＡのビットｂ１が変わったら、キー値は‘４’と
確定される。同一の方向でＭＡのビットｂ２とＭＢのビ
ットｂ１が変わった場合、前記計算式にｍ＝２、ｎ＝１
を代入すると４×２＋１、即ち９番キーを押すことがわ
かる。
【００２５】本発明によるマイクロコンピュータシステ
ムのキースキャン回路の他の実施例が図５及び図６に示
した。この実施例はそれぞれマイクロコンピュータの第
２ポートＰＢと等しい双方向ポートを使う代わり列スキ
ャンラインに沿って設置したオープンコレクタタイプ又
はオープンドレインタイプのトランジスタを使用するこ
とにより双方向ポートと同一の効果が得られる。図５に
おいて、ベースにダイオードを接続された各トランジス
タがインバータとして作動するのでＰＢにはプルアップ
レジスタのハイ信号が伝達されず接地に流れ、いずれの
キーが押された状態でなければ第２ポートＰＢには‘０
０００’が入力される。これにより、第２メモリＭＢに
はＭＢの初期値と第２ポートＰＢの論理和により‘００
００’が貯蔵される。この際、押されたキーがあればＤ
ＤＲが作動され、方向設定レジスタＤＤＲのシフトによ
り出力ポートに設定された第２ポートＰＢのビット列で
キーが押された場合のみキーイング信号であるロー信号
がインバータを通じて第２ポートＰＢにハイで入力され
る。よって、第２メモリＭＢにはＰＢとＭＢの論理和に
よる結果値が貯蔵される。すなわち、９番キーが押され
た時、ＤＤＲが‘０００１’の時はＰＢのｂ０を通して
列スキャン信号がキーパッドとして供されるが、その列
にいずれのキーも押されていないのでＰＢには‘０００
０’が入力され、ＤＤＲが‘００１０’の場合はＰＢの
ｂ１を通して列スキャン信号がキーパッドとして供され
９番キーがその列で押されたのでＰＢには‘００１０’
が入力される。これにより、ＭＢには現在のＰＢのビッ
ト値とのＭＢの現在状態値の論理和により‘００１０’
が貯蔵される。これにより、押されたキー値は第１メモ
リＭＡのビットのうち０の個数とＭＢのビットのうち１
の個数が一つの時のみ０のビットと１のビットのビット
番号を以て所定の式により算定される。なお、ＭＡとＭ
Ｂにおける０と１の個数がそれぞれ一つ以上の場合は図
３の段階Ｓ６１０で二重キーまたはエラー処理する。 図
６において、ゲートにインバータを接続された各ＭＯＳ
トランジスタがインバータとして作動するのでＰＢには
プルアップレジスタのハイ信号が伝達されず接地に流
れ、いずれのキーが押された状態でなければ第２ポート
ＰＢには‘００００’が入力される。これにより、第２
メモリＭＢにはＭＢの初期値と第２ポー トＰＢの論理和
により‘００００’が貯蔵される。この際、押されたキ
ーがあればＤＤＲが作動され、方向設定レジスタＤＤＲ
のシフトにより出力ポートに設定された第２ポートＰＢ
のビット列でキーが押された場合のみキーイング信号で
あるロー信号がインバータを通じて第２ポートＰＢにハ
イで入力される。よって、第２メモリＭＢにはＰＢとＭ
Ｂの論理和による結果値が貯蔵される。すなわち、９番
キーが押された時、ＤＤＲが‘０００１’の時はＰＢの
ｂ０を通して列スキャン信号がキーパッドとして供され
るが、その列にいずれのキーも押されていないのでＰＢ
には‘００００’が入力され、ＤＤＲが‘００１０’の
場合はＰＢのｂ１を通して列スキャン信号がキーパッド
として供され９番キーがその列で押されたのでＰＢには
‘００１０’が入力される。これにより、ＭＢには現在
のＰＢのビット値とのＭＢの現在状態値の論理和により
‘００１０’が貯蔵される。これにより、押されたキー
値は第１メモリＭＡのビットのうち０の個数とＭＢのビ
ットのうち１の個数が一つの時のみ０のビットと１のビ
ットのビット番号を以て所定の式により算定される。な
お、ＭＡとＭＢにおける０と１の個数がそれぞれ一つ以
上の場合は図３の段階Ｓ６１０で二重キーまたはエラー
処理する。
ムのキースキャン回路の他の実施例が図５及び図６に示
した。この実施例はそれぞれマイクロコンピュータの第
２ポートＰＢと等しい双方向ポートを使う代わり列スキ
ャンラインに沿って設置したオープンコレクタタイプ又
はオープンドレインタイプのトランジスタを使用するこ
とにより双方向ポートと同一の効果が得られる。図５に
おいて、ベースにダイオードを接続された各トランジス
タがインバータとして作動するのでＰＢにはプルアップ
レジスタのハイ信号が伝達されず接地に流れ、いずれの
キーが押された状態でなければ第２ポートＰＢには‘０
０００’が入力される。これにより、第２メモリＭＢに
はＭＢの初期値と第２ポートＰＢの論理和により‘００
００’が貯蔵される。この際、押されたキーがあればＤ
ＤＲが作動され、方向設定レジスタＤＤＲのシフトによ
り出力ポートに設定された第２ポートＰＢのビット列で
キーが押された場合のみキーイング信号であるロー信号
がインバータを通じて第２ポートＰＢにハイで入力され
る。よって、第２メモリＭＢにはＰＢとＭＢの論理和に
よる結果値が貯蔵される。すなわち、９番キーが押され
た時、ＤＤＲが‘０００１’の時はＰＢのｂ０を通して
列スキャン信号がキーパッドとして供されるが、その列
にいずれのキーも押されていないのでＰＢには‘０００
０’が入力され、ＤＤＲが‘００１０’の場合はＰＢの
ｂ１を通して列スキャン信号がキーパッドとして供され
９番キーがその列で押されたのでＰＢには‘００１０’
が入力される。これにより、ＭＢには現在のＰＢのビッ
ト値とのＭＢの現在状態値の論理和により‘００１０’
が貯蔵される。これにより、押されたキー値は第１メモ
リＭＡのビットのうち０の個数とＭＢのビットのうち１
の個数が一つの時のみ０のビットと１のビットのビット
番号を以て所定の式により算定される。なお、ＭＡとＭ
Ｂにおける０と１の個数がそれぞれ一つ以上の場合は図
３の段階Ｓ６１０で二重キーまたはエラー処理する。 図
６において、ゲートにインバータを接続された各ＭＯＳ
トランジスタがインバータとして作動するのでＰＢには
プルアップレジスタのハイ信号が伝達されず接地に流
れ、いずれのキーが押された状態でなければ第２ポート
ＰＢには‘００００’が入力される。これにより、第２
メモリＭＢにはＭＢの初期値と第２ポー トＰＢの論理和
により‘００００’が貯蔵される。この際、押されたキ
ーがあればＤＤＲが作動され、方向設定レジスタＤＤＲ
のシフトにより出力ポートに設定された第２ポートＰＢ
のビット列でキーが押された場合のみキーイング信号で
あるロー信号がインバータを通じて第２ポートＰＢにハ
イで入力される。よって、第２メモリＭＢにはＰＢとＭ
Ｂの論理和による結果値が貯蔵される。すなわち、９番
キーが押された時、ＤＤＲが‘０００１’の時はＰＢの
ｂ０を通して列スキャン信号がキーパッドとして供され
るが、その列にいずれのキーも押されていないのでＰＢ
には‘００００’が入力され、ＤＤＲが‘００１０’の
場合はＰＢのｂ１を通して列スキャン信号がキーパッド
として供され９番キーがその列で押されたのでＰＢには
‘００１０’が入力される。これにより、ＭＢには現在
のＰＢのビット値とのＭＢの現在状態値の論理和により
‘００１０’が貯蔵される。これにより、押されたキー
値は第１メモリＭＡのビットのうち０の個数とＭＢのビ
ットのうち１の個数が一つの時のみ０のビットと１のビ
ットのビット番号を以て所定の式により算定される。な
お、ＭＡとＭＢにおける０と１の個数がそれぞれ一つ以
上の場合は図３の段階Ｓ６１０で二重キーまたはエラー
処理する。
【００２６】また、図２に示したように、本発明の各実
施例のマイクロコンピュータシステムのキースキャン回
路の出力端にアンドゲートを付加することにより各ポー
トに供給される論理信号の論理積信号はキーを押すと自
動にシステムがオンされるようにする機能またはキー処
理する機能のための制御信号として使える。
施例のマイクロコンピュータシステムのキースキャン回
路の出力端にアンドゲートを付加することにより各ポー
トに供給される論理信号の論理積信号はキーを押すと自
動にシステムがオンされるようにする機能またはキー処
理する機能のための制御信号として使える。
【００２７】
【発明の効果】以上述べたように、本発明によるマイク
ロコンピュータシステムのキースキャン回路及びその方
法は簡単な双方向ポートのＤＤＲまたはオープンコレク
タタイプのトランジスタ等の論理値を適切に設定するこ
とにより、２個以上のキーを押す場合発生する回路短落
が防止できるのみならず、過度な回路構成を除去するこ
とができる。
ロコンピュータシステムのキースキャン回路及びその方
法は簡単な双方向ポートのＤＤＲまたはオープンコレク
タタイプのトランジスタ等の論理値を適切に設定するこ
とにより、２個以上のキーを押す場合発生する回路短落
が防止できるのみならず、過度な回路構成を除去するこ
とができる。
【図１】従来のキースキャン回路を示した概略回路図で
ある。
ある。
【図２】本発明によるキースキャン回路の好適な一実施
例を示した概略回路図である。
例を示した概略回路図である。
【図３】図２に示したキースキャン回路のキースキャン
方法を示したフローチャートである。
方法を示したフローチャートである。
【図４】図２に示した方向設定レジスタの左側移動循環
作用を示す概略図である。
作用を示す概略図である。
【図５】本発明によるマイクロコンピュータシステムの
キースキャン回路に適用される双方向ポートの他の実施
例の概略回路図である。
キースキャン回路に適用される双方向ポートの他の実施
例の概略回路図である。
【図６】図５の実施例の変形例の回路図である。
１０ マイクロコンピュータ ２０ キーパッド ３０ プルアップレジスタ ４０ 列スキャンライン ５０ 行スキャンライン ６０ アンドゲート ＰＡ，ＰＢ 第１及び第２ポート ＭＡ，ＭＢ 第１及び第２メモリ ＤＤＲ 方向設定レジスタ
Claims (10)
- 【請求項１】 ｍ×ｎキーマトリックス回路を有するキ
ーパッドと前記キーパッドからのキーイング動作を認識
するマイクロコンピュータよりなるマイクロコンピュー
タシステムのキースキャン回路において、 前記マイクロコンピュータ内に前記キーパッドからのｍ
個の行信号を行スキャンラインを通じて直接に受け入れ
る第１ポートと、 前記第１ポートに入力されるｍ個の行信号の論理値とそ
の時まで第１メモリに貯蔵された論理値との論理積され
た値を貯蔵する第１メモリと、 前記マイクロコンピュータ内に前記キーパッドからのｎ
個の列信号を列スキャンラインを通じて直接に受け入れ
る第２ポートと、 前記第２ポートのｎ個のビットのうち１ビットを出力用
で他のビットを入力用とし、かつ出力用の１ビットを順
次シフトしてセッティングさせる方向設定レジスタと、 前記第２ポートに入力されたｎ個の列信号の論理値と前
記方向設定レジスタの論理値の論理和された値を貯蔵す
る第２メモリと、 前記ｍ×ｎキーマトリックス回路に基準論理信号値を供
給するプルアップレジスタ部を含むことを特徴とするマ
イクロコンピュータシステムのキースキャン回路。 - 【請求項２】 前記キーパッド内のキーマトリックス回
路は各行の一番目列のキー値が４の倍数に増加する関係
を有することを特徴とする請求項１項記載のマイクロコ
ンピュータシステムのキースキャン回路。 - 【請求項３】 前記ｍ×ｎキーマトリックス回路は４×
４キーマトリックス回路より構成することを特徴とする
請求項１項記載のマイクロコンピュータシステムのキー
スキャン回路。 - 【請求項４】 前記キーマトリックス回路の他出力端に
アンドゲートをさらに含むことを特徴とする請求項１項
記載のマイクロコンピュータシステムのキースキャン回
路。 - 【請求項５】 前記第２ポートはオープンコレクタタイ
プのバイポーラトランジスタより構成されることを特徴
とする請求項１項記載のマイクロコンピュータシステム
のキースキャン回路。 - 【請求項６】 前記第２ポートはオープンドレインタイ
プのＭＯＳトランジスタより構成されることを特徴とす
る請求項１項記載のマイクロコンピュータシステムのキ
ースキャン回路。 - 【請求項７】 ｍ×ｎキーマトリックス回路を有するキ
ーパッドと、ｍ×ｎの行信号及び列信号を処理するため
の第１ポート及び第２ポートと、前記第１及び第２ポー
トに対応する論理値を貯蔵するｍビット第１メモリ及び
ｎビット第２メモリと、前記第２ポートに対応してその
ポートの各ビットに入出力用途を指定する方向設定レジ
スタを含むマイクロコンピュータシステムのキースキャ
ン方法において、 前記第１ポートを入力モードにし、前記第２ポート、前
記第１及び第２メモリと、前記方向設定レジスタに所定
の論理値を設定することにより前記マイクロコンピュー
タシステムを初期化する過程と、 前記ｍ×ｎキーマトリックス回路を有するキーパッドの
うちいずれかキーが押された時前記方向設定レジスタの
各ビット別にスキャンする過程と、 前記方向設定レジスタのキャリビットが１になる時まで
前記スキャニング過程を繰り返すことにより前記ｍビッ
ト第１メモリの現在論理値と第１ポート現在論理値を論
理積してその値を第１メモリに貯蔵し、ｎビット第２メ
モリの現在論理値と方向設定レジスタの現在論理値を論
理和してその値を第２メモリに貯蔵する過程と、 前記第１メモリに貯蔵されている現在論理値の０の個数
が１より大きいか否かを判断し、及び前記第２メモリに
貯蔵されている現在論理値の１の個数が１より大きいか
否かを判断する過程と、 前記個数判断結果、いずれか一方でも１より大きければ
複数のキーが押されたことをチェックした後エラー処理
し作業終了段階に進み、その個数が１より大きくなけれ
ば所定の計算式により算出されたキー値でキー処理する
過程を含むことを特徴とするマイクロコンピュータシス
テムのキースキャン方法。 - 【請求項８】 前記初期化過程は前記第１ポートを入力
専用として指定する過程と、前記第２ポートを出力専用
として指定する過程を含むことを特徴とする請求項７項
記載のマイクロコンピュータシステムのキースキャン方
法。 - 【請求項９】 前記キー処理過程において次の計算式： ４ｍ＋ｎ＝ＭＶ （ここで、ｍは第１メモリのｍ番目ビット値が‘０’の
時のｍ値であり、ｎは第２メモリのｎ番目ビット値が
‘１’の時のｍ値であり、ＭＶはキー値を示す）により
キー値を算出する段階を含むことを特徴とする請求項７
項記載のマイクロコンピュータシステムのキースキャン
方法。 - 【請求項１０】 ｍ×ｎキーマトリックス回路を有する
キーパッドと、ｍ×ｎの行信号を処理するための第１ポ
ート及び第２ポートと、前記第１及び第２ポートに対応
して論理値を貯蔵するｍビット第１メモリ及びｎビット
第２メモリと、前記第２ポートに対応してそのポートの
各ビットに入出力用途を指定する方向設定レジスタを含
むマイクロコンピュータシステムのキースキャン方法に
おいて、 前記第１及び第２ポート、前記第１及び第２メモリと、
前記方向設定レジスタに所定の論理値を設定することに
より前記マイクロコンピュータシステムを初期化する過
程と、 前記ｍ×ｎキーマトリックス回路を有するキーパッドの
うちいずれかキーが押された時前記方向設定レジスタの
各ビット別にスキャンする過程と、 前記第１ポートに入力された現在値が前記初期化段階で
設定された所定の論理値（プルアップ抵抗値）と同一で
あるかを判断して、同一の場合は方向設定レジスタのキ
ャリビットをクリアし、第２ポートビット値を左側に１
ビットシフトさせ、同一でない場合はｍビット第１メモ
リの現在論理値と第１ポートの現在論理値とを論理積し
てその値を第１メモリに貯蔵し、ｎビット第２メモリの
現在論理値と方向設定レジスタの現在論理値を論理和し
てその値を第２メモリに貯蔵した後キャリビットをクリ
アし前記方向設定レジスタのビット値を１ビット左側に
シフトさせる過程をキャリビットが１になる時まで繰り
返す過程と、 前記キャリビットが１になれば、第２メモリの現在論理
値が前記初期化段階で設定された所定の論理値と同一で
あるかを判断して、同一の場合は作業終了段階を進み、
同一でない場合は第１メモリに貯蔵されている現在論理
値の０の個数が１より大きいか否かを判断し、及び第２
メモリに貯蔵されている現在論理値の１の個数が１より
大きいか否かを判断してその個数が１より大きければ複
数のキーが押されたかをチェックした後エラー処理し作
業終了段階に進み、その個数が１より大きくなければ所
定の計算式により確定されたキー値を計算してキー処理
する過程を含むことを特徴とするマイクロコンピュータ
システムのキースキャン方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR17286/1990 | 1990-10-27 | ||
| KR1019900017286A KR930005841B1 (ko) | 1990-10-27 | 1990-10-27 | 마이크로_콤퓨터시스템의 키스캔회로 및 그 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04299722A JPH04299722A (ja) | 1992-10-22 |
| JP2567167B2 true JP2567167B2 (ja) | 1996-12-25 |
Family
ID=19305267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3273930A Expired - Fee Related JP2567167B2 (ja) | 1990-10-27 | 1991-10-22 | マイクロコンピュータシステムのキースキャン回路及びその方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5264845A (ja) |
| JP (1) | JP2567167B2 (ja) |
| KR (1) | KR930005841B1 (ja) |
| DE (1) | DE4135278A1 (ja) |
| GB (1) | GB2249205B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5621402A (en) * | 1993-07-21 | 1997-04-15 | Advanced Micro Devices, Inc. | Keypad scanner |
| US5486824A (en) * | 1994-10-05 | 1996-01-23 | Motorola, Inc. | Data processor with a hardware keyscan circuit, hardware keyscan circuit, and method therefor |
| US5552781A (en) * | 1994-10-31 | 1996-09-03 | Ford Motor Company | Fault tolerant method of decoding an electronic key system |
| US5554985A (en) * | 1995-06-14 | 1996-09-10 | United Microelectronics Corporation | Method for scanning keypad architecutre employing power source and ground of digital electronic devices |
| US6744386B2 (en) | 2000-06-02 | 2004-06-01 | Thomson Licensing, S.A. | Prevention of incompatible keyboard selections from being entered during power initialization |
| KR20030059827A (ko) * | 2000-12-04 | 2003-07-10 | 노바 케미칼즈 인코포레이팃드 | 발포성 중합체 조성물의 발포 기포질 입자 |
| US7386882B2 (en) * | 2001-06-29 | 2008-06-10 | Hewlett-Packard Development Company, L.P. | Key pad decoder |
| US10037857B2 (en) * | 2012-09-19 | 2018-07-31 | Duckychannel International Co, Ltd. | Light emitting keyboard |
| TWI602085B (zh) * | 2015-12-14 | 2017-10-11 | 聯陽半導體股份有限公司 | 鍵盤裝置及其按鍵狀態的偵測方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5477534A (en) * | 1977-12-02 | 1979-06-21 | Matsushita Electric Ind Co Ltd | Digital input circuit |
| JPS6132127A (ja) * | 1984-07-24 | 1986-02-14 | Alps Electric Co Ltd | キーボードのキーコード出力装置 |
| US4833672A (en) * | 1986-03-10 | 1989-05-23 | Amp Incorporated | Multiplex system |
| US4906993A (en) * | 1988-04-04 | 1990-03-06 | John Fluke Mfg. Co., Inc. | Keyboard scanner apparatus and method |
| FR2641656B1 (fr) * | 1988-12-20 | 1991-08-02 | Bull Sa | Procede de brouillage de l'identification d'une touche d'un clavier non code, et circuit pour la mise en oeuvre du procede |
| US5059974A (en) * | 1989-02-02 | 1991-10-22 | Acer Incorporated | Method for determining phantom switch condition |
-
1990
- 1990-10-27 KR KR1019900017286A patent/KR930005841B1/ko not_active IP Right Cessation
-
1991
- 1991-09-27 US US07/766,777 patent/US5264845A/en not_active Expired - Lifetime
- 1991-10-22 JP JP3273930A patent/JP2567167B2/ja not_active Expired - Fee Related
- 1991-10-25 GB GB9122714A patent/GB2249205B/en not_active Expired - Fee Related
- 1991-10-25 DE DE4135278A patent/DE4135278A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| GB2249205B (en) | 1994-07-27 |
| GB2249205A (en) | 1992-04-29 |
| GB9122714D0 (en) | 1991-12-11 |
| JPH04299722A (ja) | 1992-10-22 |
| KR920008613A (ko) | 1992-05-28 |
| DE4135278A1 (de) | 1992-04-30 |
| US5264845A (en) | 1993-11-23 |
| DE4135278C2 (ja) | 1992-11-05 |
| KR930005841B1 (ko) | 1993-06-25 |
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