JP2565351B2 - 電子回路部品 - Google Patents
電子回路部品Info
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- JP2565351B2 JP2565351B2 JP62187043A JP18704387A JP2565351B2 JP 2565351 B2 JP2565351 B2 JP 2565351B2 JP 62187043 A JP62187043 A JP 62187043A JP 18704387 A JP18704387 A JP 18704387A JP 2565351 B2 JP2565351 B2 JP 2565351B2
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- insulating film
- electronic circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子回路部品に関し、より詳細には層間に高
分子絶縁層を有する多層配線基板等の電子回路部品にお
ける電気配線用導電層の下地金属層の改良に関するもの
である。
分子絶縁層を有する多層配線基板等の電子回路部品にお
ける電気配線用導電層の下地金属層の改良に関するもの
である。
従来、半導体集積回路素子が搭載される多層配線基板
等の電子回路部品の電気配線用導電層の形成にあたって
は、電気絶縁性に優れたアルミナ（Al2O3）、ガラス等
を基体として使用し、その表面にタングステン（Ｗ）、
モリブデン（Mo）、マンガン（Mn）等の高融点金属から
成る導電ペーストをスクリーン印刷法により厚膜印刷
し、次いでこれらを順次積層して同時に一体焼成し、電
気配線を形成することにより多層配線基板としていた。
等の電子回路部品の電気配線用導電層の形成にあたって
は、電気絶縁性に優れたアルミナ（Al2O3）、ガラス等
を基体として使用し、その表面にタングステン（Ｗ）、
モリブデン（Mo）、マンガン（Mn）等の高融点金属から
成る導電ペーストをスクリーン印刷法により厚膜印刷
し、次いでこれらを順次積層して同時に一体焼成し、電
気配線を形成することにより多層配線基板としていた。
しかし乍ら、近年に至りハイブリッドICおよびLSI
等、半導体集積回路素子の高密度化、高集積化の急激な
進歩に伴い、実装密度を高めるべく前記基板のより一層
の多層化を進めるには、従来の厚膜による多層配線基板
では導電パターンの微細化が難しく、かつ全体の厚みが
厚くなって多層化が困難となり、十分な高密度化及び高
機能化が達成できないという問題があった。また、従来
技術の他の問題点として、基体に用いるアルミナ等のセ
ラミックスは、誘電率が例えば10程度と高く、回路中の
抵抗分とあいまって信号の高速伝播が困難となり、半導
体集積回路素子の高速動作が不可能になってしまうとい
う問題点があった。
等、半導体集積回路素子の高密度化、高集積化の急激な
進歩に伴い、実装密度を高めるべく前記基板のより一層
の多層化を進めるには、従来の厚膜による多層配線基板
では導電パターンの微細化が難しく、かつ全体の厚みが
厚くなって多層化が困難となり、十分な高密度化及び高
機能化が達成できないという問題があった。また、従来
技術の他の問題点として、基体に用いるアルミナ等のセ
ラミックスは、誘電率が例えば10程度と高く、回路中の
抵抗分とあいまって信号の高速伝播が困難となり、半導
体集積回路素子の高速動作が不可能になってしまうとい
う問題点があった。
そこで、上記従来の多層配線基板の欠点を解消するた
めに、例えばセラミックス等の基体上に誘電率が３〜3.
5と比較的小さいポリイミド樹脂の絶縁膜を形成し、該
絶縁膜上に蒸着法、スパッタリング法等の気相成長法に
よる薄膜形成技術を用いて電気配線用導電層を薄膜化
し、フォトソリグラフィにより微細な導電パターンを形
成し、該絶縁膜と導電層とを多層化することにより高密
度、高機能で半導体集積回路素子の高速動作が可能とな
る多層配線基板を得んとすることが行われている。
めに、例えばセラミックス等の基体上に誘電率が３〜3.
5と比較的小さいポリイミド樹脂の絶縁膜を形成し、該
絶縁膜上に蒸着法、スパッタリング法等の気相成長法に
よる薄膜形成技術を用いて電気配線用導電層を薄膜化
し、フォトソリグラフィにより微細な導電パターンを形
成し、該絶縁膜と導電層とを多層化することにより高密
度、高機能で半導体集積回路素子の高速動作が可能とな
る多層配線基板を得んとすることが行われている。
しかしながら、上記ポリイミド樹脂から成る絶縁膜と
電気配線用の導電層との密着強度は、ポリイミド樹脂を
構成する官能基と導電層の金属原子との結合状態が熱的
に不安定なことに起因して信頼性が低いという問題点が
ある。
電気配線用の導電層との密着強度は、ポリイミド樹脂を
構成する官能基と導電層の金属原子との結合状態が熱的
に不安定なことに起因して信頼性が低いという問題点が
ある。
そこで、上記問題点を解消するために、ポリイミド樹
脂と同等の誘電率を有するポリ四フッ化エチレン樹脂、
ポリアミドイミド樹脂、シリコーン樹脂、環化ポリブタ
ジエン樹脂等から成る絶縁膜が検討されている。
脂と同等の誘電率を有するポリ四フッ化エチレン樹脂、
ポリアミドイミド樹脂、シリコーン樹脂、環化ポリブタ
ジエン樹脂等から成る絶縁膜が検討されている。
すなわち、上記多層配線基板は、例えばアルミナ、ガ
ラス等の絶縁基体上に、ポリ四フッ化エチレン樹脂等の
高分子材料をスピンコーティングし、膜厚２〜50μｍ程
度の絶縁膜を形成する。次いで該絶縁膜上にイオンプレ
ーティング法、スパッタリング法等の気相成長法によ
り、下地金属層として前記絶縁膜と密着性が良いクロム
（Cr）を厚さ0.05〜1.0μｍ程度成膜し、次いで導電層
として銅（Cu）を厚さ20μｍ程度成膜し、引き続いてク
ロムを厚さ0.1μｍ程度成膜する。その後、フォトリソ
グラフィにより導電パターンを形成し、この工程を繰り
返して多層化することにより製作されている。
ラス等の絶縁基体上に、ポリ四フッ化エチレン樹脂等の
高分子材料をスピンコーティングし、膜厚２〜50μｍ程
度の絶縁膜を形成する。次いで該絶縁膜上にイオンプレ
ーティング法、スパッタリング法等の気相成長法によ
り、下地金属層として前記絶縁膜と密着性が良いクロム
（Cr）を厚さ0.05〜1.0μｍ程度成膜し、次いで導電層
として銅（Cu）を厚さ20μｍ程度成膜し、引き続いてク
ロムを厚さ0.1μｍ程度成膜する。その後、フォトリソ
グラフィにより導電パターンを形成し、この工程を繰り
返して多層化することにより製作されている。
しかし乍ら、前記絶縁層と密着性が良好な下地金属層
として成膜されるクロム層は、気相成長法による残留応
力が３×105dyne/cmと比較的大きいことから、フォトリ
ソグラフィによる導電パターンを形成する際に、該パタ
ーンの周囲、とりわけコーナー部及び隣接する導電パタ
ーン間の絶縁層にクラックが発生したり、製造工程中に
使用するエッチング液等の浸透及び残留等により配線間
及び層間絶縁性が劣化する等の問題があった。
として成膜されるクロム層は、気相成長法による残留応
力が３×105dyne/cmと比較的大きいことから、フォトリ
ソグラフィによる導電パターンを形成する際に、該パタ
ーンの周囲、とりわけコーナー部及び隣接する導電パタ
ーン間の絶縁層にクラックが発生したり、製造工程中に
使用するエッチング液等の浸透及び残留等により配線間
及び層間絶縁性が劣化する等の問題があった。
本発明者等は上記欠点に鑑み種々実験の結果、前記絶
縁層上に気相成長法によりモリブデン・チタン等の下地
金属層を成膜し、次いで主として銅から成る電気配線用
銅電層を電解銅めっき法により形成し、その上に気相成
長法によりクロムから成る動電層被覆金属層を設けた
後、フォトリソグラフィにより導電パターンを形成すこ
とにより該絶縁膜のクラックの発生を皆無となし得るこ
とを知見した。
縁層上に気相成長法によりモリブデン・チタン等の下地
金属層を成膜し、次いで主として銅から成る電気配線用
銅電層を電解銅めっき法により形成し、その上に気相成
長法によりクロムから成る動電層被覆金属層を設けた
後、フォトリソグラフィにより導電パターンを形成すこ
とにより該絶縁膜のクラックの発生を皆無となし得るこ
とを知見した。
本発明は上記知見に基づき、絶縁層と導電層との密着
性が良好、かつ該絶縁層の絶縁信頼性に優れた電子回路
部品を提供することをその目的とするものである。
性が良好、かつ該絶縁層の絶縁信頼性に優れた電子回路
部品を提供することをその目的とするものである。
本発明の電子回路部品は、高分子材料から成る層間絶
縁膜上に電気配線用導電層の下地として、厚さ0.03〜0.
50μｍのモリブデンまたはチタンの少なくとも１種から
成る金属層を設けたことを特徴とするものである。
縁膜上に電気配線用導電層の下地として、厚さ0.03〜0.
50μｍのモリブデンまたはチタンの少なくとも１種から
成る金属層を設けたことを特徴とするものである。
本発明において、導電層の下地をモリブデンまたはチ
タンの少なくとも１種から成る金属層とするのは、前記
気相成長法による金属層の残留応力がモリブデン及びチ
タンはそれぞれ１〜４×104dyne/cm及び103〜104dyne/c
m程度と従来のクロムより小さいため、前記絶縁層のク
ラックが皆無となり、配線及び層間絶縁膜の絶縁信頼性
を損なうことがないためである。
タンの少なくとも１種から成る金属層とするのは、前記
気相成長法による金属層の残留応力がモリブデン及びチ
タンはそれぞれ１〜４×104dyne/cm及び103〜104dyne/c
m程度と従来のクロムより小さいため、前記絶縁層のク
ラックが皆無となり、配線及び層間絶縁膜の絶縁信頼性
を損なうことがないためである。
また、前記金属層の厚さが0.03μｍ未満では熱によっ
て銅の導電層と相互に拡散し、該導電層が前記層間絶縁
膜と直接接触する事態となり、密着不良を生じる危険性
がある。
て銅の導電層と相互に拡散し、該導電層が前記層間絶縁
膜と直接接触する事態となり、密着不良を生じる危険性
がある。
一方、前記金属層の厚さが0.50μｍを越えると残留応
力が2.5×105dyne/cmを越え、絶縁層にクラックが発生
する。
力が2.5×105dyne/cmを越え、絶縁層にクラックが発生
する。
次に本発明を添付図面に示す実施例に基づき詳細に説
明する。
明する。
第１図は本発明の電子回路部品の一実施例を示す断面
図であり、１はアルミナセラミックス等から成る絶縁基
体である。
図であり、１はアルミナセラミックス等から成る絶縁基
体である。
前記絶縁基体１は、例えばアルミナ（Al2O3）、シリ
カ（SiO2）等のセラミックス原料粉末に適当な溶剤、溶
媒を添加混合して泥漿物を作り、これを従来周知のドク
ターブレード法によりシート状と成すとともに高温で焼
成することにより製作される。
カ（SiO2）等のセラミックス原料粉末に適当な溶剤、溶
媒を添加混合して泥漿物を作り、これを従来周知のドク
ターブレード法によりシート状と成すとともに高温で焼
成することにより製作される。
前記絶縁基体１の上面には、従来周知のイオンプレー
ティング法、スパッタリング法等の気相成長法により下
層導体２が形成され、その上からポリ四フッ化エチレン
等の高分子材料をスピンコーティングし、加熱処理を行
うことにより絶縁膜３を形成する。ついでフォトリソグ
ラフィ等により多層構造とする場合の接続用ビアホール
４等を形成する。
ティング法、スパッタリング法等の気相成長法により下
層導体２が形成され、その上からポリ四フッ化エチレン
等の高分子材料をスピンコーティングし、加熱処理を行
うことにより絶縁膜３を形成する。ついでフォトリソグ
ラフィ等により多層構造とする場合の接続用ビアホール
４等を形成する。
次いで、上記絶縁膜３上に前記気相成長法により下地
金属層５及び下地主導電層６を成膜し、該下地主導電層
６上に電解等めっき法による銅の主導電層７を形成し、
その上から導電層被覆金属層８を形成した後、フォトリ
ソグラフィにより導電パターンを形成し、上記絶縁膜３
と導電パターンを順次積層することにより多層の配線基
板とすることができる。
金属層５及び下地主導電層６を成膜し、該下地主導電層
６上に電解等めっき法による銅の主導電層７を形成し、
その上から導電層被覆金属層８を形成した後、フォトリ
ソグラフィにより導電パターンを形成し、上記絶縁膜３
と導電パターンを順次積層することにより多層の配線基
板とすることができる。
次に実験例に基づき本発明の作用効果について説明す
る。
る。
（評価試料） 厚さ0.64mm、縦・横50mmのアルミナ質セラミックスか
ら成るセラミック基板表面にイオンプレーティング法ま
たはスパッタリング法によりチタンを0.1μｍ、銅を３
μｍ、クロムを0.1μｍの厚さに順次成膜し、フォトリ
ソグラフィにより下層導体パターンを形成する。
ら成るセラミック基板表面にイオンプレーティング法ま
たはスパッタリング法によりチタンを0.1μｍ、銅を３
μｍ、クロムを0.1μｍの厚さに順次成膜し、フォトリ
ソグラフィにより下層導体パターンを形成する。
次いで、前記絶縁基体及び下層導体パターン表面に第
１表に示す高分子材料をスピンコーティングし、300〜4
00℃で熱処理を行うことにより、前記高分子材料かち成
る厚さ５〜10μｍの絶縁膜を形成する。
１表に示す高分子材料をスピンコーティングし、300〜4
00℃で熱処理を行うことにより、前記高分子材料かち成
る厚さ５〜10μｍの絶縁膜を形成する。
この上に純度99.9％以上のモリブデンまたはチタンを
第１表に示す厚さに、次いで銅を0.4μｍの厚さにスパ
ッタリング法により連続成膜し、下地金属層及び下地主
導電層を形成する。
第１表に示す厚さに、次いで銅を0.4μｍの厚さにスパ
ッタリング法により連続成膜し、下地金属層及び下地主
導電層を形成する。
その後、電解メッキ法により銅を厚さ２〜３μｍ被覆
して主導電層を形成し、更にクロムをスパッタリング法
により厚さ0.1μｍ成膜し、導電層被覆金属層を形成す
る。
して主導電層を形成し、更にクロムをスパッタリング法
により厚さ0.1μｍ成膜し、導電層被覆金属層を形成す
る。
前記各層を形成後、フォトリソグラフィにより前記セ
ラミック基板１枚につき巾60μｍ、長さ5mmの評価用パ
ターンを60μｍ間隔で64本形成したものを各４枚製作
し、評価試料とした。
ラミック基板１枚につき巾60μｍ、長さ5mmの評価用パ
ターンを60μｍ間隔で64本形成したものを各４枚製作
し、評価試料とした。
（クラック及び絶縁劣化評価方法） 前記評価試料を金属顕微鏡を使用して評価用パターン
間の絶縁層のクラックの有無を目視検査し、クラック発
生率を求めた。
間の絶縁層のクラックの有無を目視検査し、クラック発
生率を求めた。
次いで前記評価試料の評価用パターン間に100Vの電圧
を印加し、該パターン間の絶縁抵抗を測定し、該抵抗値
が1010Ω以下を示すものを絶縁劣化を生じたものとみな
し、その数を全測定数で除したものを絶縁劣化率とし
た。その結果を第１表に示す。
を印加し、該パターン間の絶縁抵抗を測定し、該抵抗値
が1010Ω以下を示すものを絶縁劣化を生じたものとみな
し、その数を全測定数で除したものを絶縁劣化率とし
た。その結果を第１表に示す。
尚、試料番号13、24、35、46は下地金属層としてクロ
ムを成膜した従来例である。
ムを成膜した従来例である。
第１表から明らかなように、クロムを下地金属層とし
て成膜した従来例（試料番号13、24、35、46）では全数
絶縁膜にクラックが見られ、絶縁劣化率も61.9％以上と
極めて大きく、ほとんど実用化できないものであった。
て成膜した従来例（試料番号13、24、35、46）では全数
絶縁膜にクラックが見られ、絶縁劣化率も61.9％以上と
極めて大きく、ほとんど実用化できないものであった。
これらの従来例に対し、モリブデンまたはチタンの少
なくとも１種から成る下地金属層を設けた本発明品は絶
縁膜のクラック発生及び絶縁劣化が皆無であった。
なくとも１種から成る下地金属層を設けた本発明品は絶
縁膜のクラック発生及び絶縁劣化が皆無であった。
〔発明の効果〕 以上詳述した通り、本発明の電子回路部品は、高分子
材料から成る層間絶縁膜上に、導電パターンを構成する
導電層の下地としてモリブデンまたはチタンの少なくと
も１種から成る金属層を配したことから、前記層間絶縁
膜のクラックの発生が皆無となり、該絶縁層と導電層の
密着性を向上させることができ、その結果、該絶縁層の
絶縁信頼性に優れた高密度、かつ高機能な電子回路部品
を得ることができる。
材料から成る層間絶縁膜上に、導電パターンを構成する
導電層の下地としてモリブデンまたはチタンの少なくと
も１種から成る金属層を配したことから、前記層間絶縁
膜のクラックの発生が皆無となり、該絶縁層と導電層の
密着性を向上させることができ、その結果、該絶縁層の
絶縁信頼性に優れた高密度、かつ高機能な電子回路部品
を得ることができる。
第１図は本発明の電子回路部品の一実施例を示す断面図
である。 １……絶縁基体 ２……下層導体 ３……絶縁膜 ４……ビアホール ５……下地金属層 ６……下地主導電層 ７……主導電層 ８……導電層被覆金属層
である。 １……絶縁基体 ２……下層導体 ３……絶縁膜 ４……ビアホール ５……下地金属層 ６……下地主導電層 ７……主導電層 ８……導電層被覆金属層
Claims (2)
- 【請求項１】比誘電率が3.5以下の高分子材料から成る
層間絶縁膜上に電気配線用導電層の下地として、厚さ0.
03〜0.5μｍのモリブデン（Mo）またはチタン（Ti）の
少なくとも１種から成る金属層を設けたことを特徴とす
る電子回路部品。 - 【請求項２】前記層間絶縁膜は、ポリ四フッ化エチレン
樹脂、ポリアミドイミド樹脂、シリコーン樹脂、環化ポ
リブタジエン樹脂のいずれかの比誘電率が3.5以下の高
分子材料から成ることを特徴とする特許請求の範囲第１
項記載の電子回路部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62187043A JP2565351B2 (ja) | 1987-07-27 | 1987-07-27 | 電子回路部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62187043A JP2565351B2 (ja) | 1987-07-27 | 1987-07-27 | 電子回路部品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6430294A JPS6430294A (en) | 1989-02-01 |
| JP2565351B2 true JP2565351B2 (ja) | 1996-12-18 |
Family
ID=16199174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62187043A Expired - Fee Related JP2565351B2 (ja) | 1987-07-27 | 1987-07-27 | 電子回路部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565351B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3457851B2 (ja) * | 1997-06-30 | 2003-10-20 | 京セラ株式会社 | 電子回路部品 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS529357B2 (ja) * | 1972-04-26 | 1977-03-15 | ||
| JPS5466458A (en) * | 1977-11-04 | 1979-05-29 | Cho Lsi Gijutsu Kenkyu Kumiai | Multilayer circuit substrate |
| JPS55158697A (en) * | 1979-05-30 | 1980-12-10 | Nippon Electric Co | Multilayer wiring substrate |
| JPS59178749A (ja) * | 1983-03-30 | 1984-10-11 | Fujitsu Ltd | 配線構造体 |
| JPS59202681A (ja) * | 1983-05-04 | 1984-11-16 | 松下電工株式会社 | プリント配線板の製造方法 |
-
1987
- 1987-07-27 JP JP62187043A patent/JP2565351B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6430294A (en) | 1989-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |